JP5055740B2 - 半導体装置 - Google Patents
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Description
図7は、パワーICを搭載した電源回路の要部構成図である。この電源回路は同期整流方式を適用した降圧型DC/DCコンバータである。
出力段回路65はプッシュプル回路で構成され、ハイサイド側のPMOS55とローサイド側のNMOS54が直列接続されている。図中の61は高圧側駆動回路、62は低圧側駆動回路、63はレベルシフト回路、64は遅延回路、71は制御電源、72は高圧電源、73はグランド(GND)、200はパワーIC、Lはフィルタ回路用インダクタおよびCはフィルタ回路用コンデンサである。
図8は、ハイサイド側の素子にNMOSを用いた電源回路の要部構成図である。この電源回路は、ブートストラップ回路100、パワーIC、フィルタ回路のインダクタL、コンデンサCで構成される。パワーICは出力段回路60、高圧側駆動回路61、低圧側駆動回路62、レベルシフト回路63、遅延回路64およびブートストラップ回路100を構成する整流ダイオード51で構成される。出力段回路60はNMOS53、54で構成され、ブートストラップ回路100は前記の整流ダイオード41とコンデンサ52で構成される。
しかし、ハイサイド側のNMOS53をオンさせるためには、図8に示すように、高圧電源72の高電位側の電位よりも高い電位をゲートに印加することが必要となる。一般に、この高い電位を発生される回路としてブートストラップ回路100がある。このブートストラップ回路100はコンデンサ52と整流ダイオード51で構成され、このコンデンサ52を用いて、ハイサイド側のNMOS53のゲート印加電圧を生成する。このブートストラップ回路100は高圧電源72用いて、整流ダイオード51を介してコンデンサ52を充電し、このコンデンサ52の電圧をハイサイド側のNMOS53のゲートに印加することで、ハイサイド側のNMOS53をオンさせる。また、ハイサイド側のNMOS53がオンした場合、コンデンサ52の高電位側の電位が制御電源71の高電位側の電位よりも上昇するため、制御電源71にコンデンサ52からの放電電流が逆流しないように整流ダイオード51が必要となる。
図9は、図8の整流ダイオードの要部断面図である。p型半導体基板81上にn型ウェル領域82を形成し、n型ウェル領域82上にゲート酸化膜88を介してゲート電極89を形成する。そして、n型ウェル領域82のゲート電極89の両脇に位置する部分にp型ソース領域83とp型ドレイン領域84を形成する。ソースおよびドレイン構造にはLDD構造(浅いp型領域85、86)を適用している。
図9の構造において、p型ソース領域92をアノード電位に設定し、ゲート電極89とn型ウェル領域82とp型ドレイン領域84を短絡した上、カソード電位に設定し、p型半導体基板81をグランド電位に設定する。アノード側が高電位になったときにはp型ソース領域83とn型ウェル領域82の間のpn接合(寄生pnダイオード92)がボディーダイオードとして働き、カソード側が高電位になったときにはPMOSとしての耐圧(p型ソース領域83とn型ウェル領域82の間pn接合の耐圧)により電流を阻止することができる。
図10は、埋め込み基板を用いて形成した整流ダイオード51の要部断面図である。p型半導体基板81にn型不純物を選択的に拡散し、その上にn型エピタキシャル層を形成してn型埋め込み領域93を形成する。n型エピタキシャル層の表面からp型半導体基板81に達するp型分離領域94を形成する。このp型分離領域94に挟まれたn型エピタキシャル層がn型領域95となる。このn型領域95の表面層にp型アノード領域96とn型カソード領域97を形成し、それぞれと電気的に接続するアノード端子Aとカソード端子Kを設ける。p型アノード領域96、n型領域95およびn型カソード領域97でpnダイオード98が構成される。
また、図10の場合は、n型埋め込み領域93を形成した基板(埋め込み基板)を用いることにより、p型半導体基板81への抜け電流を低減しているが、埋め込み基板を用いると、図9のような通常基板(CZ(チョクラスキーゾーン)基板やFZ(フローティングゾーン)基板などの通常のシリコン基板)を用いるのに比べて製造コストが大幅に上昇する。
この発明の目的は、前記の課題を解決して、通常基板を用いて、製造コストが低く、基板への抜け電流を低減できる半導体装置を提供することである。
また、トリプルウェル構造を通常基板に形成することで、埋め込み基板を用いた場合より大幅に製造コストを低減することができる。
この構造では、CZ基板よりなるp型半導体基板1の表面層に深いn型ウェル領域2を形成し、深いn型ウェル領域2の表面層に浅いp型ウェル領域3を形成してトリプルウェル構造とし、浅いp型ウェル領域3の表面上にゲート酸化膜8を介してゲート電極9を形成する。ゲート電極9をマスクにその両側のp型ウェル領域3の表面層に浅いn型領域6、7(LDD構造)する。ゲート電極9の側面に酸化膜でサイドウオール10を形成し、このサイドウオールをマスクに浅いn型領域6、7に接するようにp型ウェル領域3の表面層にn型ソース領域4とn型ドレイン領域5(n型カソード領域)を形成し、さらにn型ソース領域4の隣にp型アノード領域11を形成する。nウェル領域2の表面層とp型半導体基板1の表面層にn型領域12とp型領域13を形成する。この構成は、NMOS53と同じ構成でありNMOS53と同時に形成できる。
ゲート電極9とn型ソース領域4を短絡することで、ゲート電極9とp型ウェル領域3が同電位となり、アノード端子A(n型ソース領域4))がカソード端子K(n型ドレイン領域5)に対して低電位の場合も高電位の場合もNMOSにはチャネルが形成されず、オフ状態となるので、寄生pnダイオード14に図2の整流ダイオード41の働きをさせることができる。この使用方法ではNMOSお動作させないが、,MOS構造を形成することで、後述する図5、図6のMOS構造を形成しない場合と比べ、確実に出力段のハイサイド側NMOSと同等の耐圧を得ることができるので、開発に要する期間を短縮できる点において有利である。
つぎに、アノード端子Aがカソード端子Kに対して低電位の場合は、寄生pnダイオードはオフ状態となる。このとき、ゲート電極9とn型ソース電極4に対してゲートしきい値電圧以下の電圧とすることにより、前記NMOSのチャネルを閉じてオフ状態とさせる。
以上のように、トリプルウェル構造とし、深いn型ウェル領域2がアノード電位に設定されていることにより、浅いp型ウェル領域3(エミッタ)と深いn型ウェル領域2(ベース)とp型半導体基板1(コレクタ)で構成される寄生pnpトランジスタのエミッタとベースが短絡され、エミッタからベースへの正孔の注入が抑制されることにより、このpnpトランジスタのhFEが極めて小さくなり、p型半導体基板1への抜け電流(コレクタ電流)が大幅に抑制でされる。
また、このトリプルウェル構造を通常基板に形成することで、製造コストを埋め込み基板と比べて大幅に低減することができる。
この電源回路は、ブートストラップ回路100、パワーIC200、フィルタ回路のインダクタL、コンデンサCで構成され、パワーIC200は出力段回路60、高圧側駆動回路61、低圧側駆動回路62、レベルシフト回路63、遅延回路64およびブートストラップ回路100を構成する整流ダイオード41で構成され、出力段回路はNMOS53、54で構成され、ブートストラップ回路100は前記の整流ダイオード41とコンデンサ52で構成される。
図1との違いは、n領域12をアノード端子Aと接続しないで独立させ、n領域12と電気的に接続する逆バイアス端子VRをアノード端子Aより高い電圧に印加して、n型ウェル領域2とp型ウェル領域3のpn接合を逆バイアスすることで、p型半導体基板1への抜け電流をさらに低減させた点にある。
図4は、図3の整流ダイオードを用いた電源回路の要部回路図である。整流ダイオード42に接続する逆バイアス端子VRにアノード端子Aより高い電圧を外部電源もしくは内部電源により印加する。
図1との違いは、浅いpウェル領域3にp型アノード領域11とn型カソード領域15を形成した点である。p型アノード領域11とn型領域12を短絡して、浅いp型ウェル領域3と深いn型ウェル領域2を同電位にすることで図1と同様の効果が得られる。
図5との違いは、深いnウェル領域2と浅いpウェル領域3で構成されるpn接合を同電位にしないで逆バイアスを印加できる構成とした点である。逆バイアスすることでエミッタとベースが逆バイアスされることになり、図5よりさらに抜け電流を低減することができる。
以上の実施例では、出力段回路60にNMOS53、54を用いて説明したが、Nチャネル型IGBTを用いた場合も同様の効果を得ることができる。
2 n型ウェル領域
3 p型ウェル領域
4 n型ソース領域
5 n型ドレイン領域
6、7、12 n型領域
8 ゲート酸化膜
9 ゲート電極
10 サイドウオール
11 p型アノード領域
13 p型領域
14 寄生pnダイオード
17 カソード電極
18 アノード電極
19、20、21 電極
41、42 整流ダイオード
52 コンデンサ
53、54 NMOS
60 出力段回路
61 高圧側駆動回路
62 低圧側駆動回路
63 レベルシフト回路
64 遅延回路
71 制御電源
72 高圧電源
73 グランド(GND)
100 ブートストラップ回路
200 パワーIC
A アノード端子
K カソード端子
L インダクタ(フィルタ回路)
C コンデンサ(フィルタ回路)
Claims (2)
- 第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成される第二導電型ソース領域および第二導電型ドレイン領域と、前記第一導電型ウェル領域の表面層に形成される第一導電型領域と、前記第二導電型ソース領域と前記第二導電型ドレイン領域に挟まれた前記第一導電型ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、を有する半導体装置であって、
前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのpn接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備え、前記第一導電型領域と前記第二導電型ソース領域とを短絡し、
前記ゲート電極と前記第二導電型ソース領域とを短絡したことを特徴とする半導体装置。 - 第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成される第二導電型ソース領域および第二導電型ドレイン領域と、前記第一導電型ウェル領域の表面層に形成される第一導電型領域と、前記第二導電型ソース領域と前記第二導電型ドレイン領域に挟まれた前記第一導電型ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、を有する半導体装置であって、
前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのpn接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備え、前記第一導電型領域と前記第二導電型ソース領域とを短絡し、
前記第一導電型ウェル領域と前記ドレイン領域のpn接合が順バイアス状態のときに、前記ゲート電極の電位を前記第二導電型ソース領域より高くしてチャネルを形成し、前記pn接合が逆バイアス状態のとき、前記ゲート電極の電位を前記第二導電型ソース領域の電位より低くしてチャネルを消滅させることを特徴とする半導体装置。
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