CN105374818B - 半导体器件 - Google Patents
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Abstract
本文提供了一种半导体设备，该半导体设备设有具有第一电压(电压VB)被施加于此的第一导电型的第一阱区2，形成在第一阱区2的表层部并具有不同于第一电压的第二电压(电压VS)被施加于此的第二导电型的第二阱区3，以及形成在第二阱区3的表层部并具有第一电压被施加于此的第一导电型的电荷提取区10。这阻止了寄生双极性晶体管的工作。
Description
发明背景
1.发明领域
本发明涉及半导体器件，尤其涉及设有驱动电路以在高侧驱动开关元件的功率集成电路(功率IC)。
2.背景技术
在大多低容反相器中，为了驱动形成用于功率转换的桥式电路的开关元件，高击穿电压IC(HVIC)被用作半导体器件。该高击穿电压IC通常设有电路，诸如高侧驱动电路、低侧驱动电路、电平移位电路和控制电路。该高击穿电压IC，响应输入至其输入端的信号，从其输出端输出驱动信号，该驱动信号被输入至开关元件的栅极，并通过开启和关闭该元件来驱动开关元件。在功率转换的桥式电路中，在高侧驱动电路中的开关元件通过从高击穿电压IC接收信号操作，而功率转换由该高击穿电压IC实现。
高侧驱动电路由CMOS(互补MOS)电路形成，该电路具有被连接成彼此互补的p沟道MOSFET(绝缘栅场效应晶体管)和n沟道MOSFET。p沟道MOSFET形成在被设置于p型半导体衬底的表层部中的n阱区域中。n沟道MOSFET形成在被设置于n阱区域的表层部中的p阱区域中。
驱动高侧电路的高侧驱动电路以电压VS作为基准电压，电压VB作为供电电压进行操作，以在从电平移位电路接收的信号的基础上从输出端输出驱动信号。电压VB是供至高击穿电压IC的最高电压，在不受噪声影响的正常状态下，该电压通过自举电容等保持比电压VS高约15V。
电压VS是功率转换的桥式电路中高电压侧开关元件和低电压侧开关元件连接点处(输出节点部分)的电压。电压VS虽功率转换过程而不同，在0伏和数百伏之间，有时是负电压。
在这样的高击穿电压IC中，各种噪声被输入其中，这是由开关元件的操作产生的。因此，设计一种承受类似噪声而不引起故障和失效的高击穿电压IC是十分重要的。为增强抗噪能力，需要抑制寄生元件的工作，并且，特别地，抑制形成于直接在高侧区域(在高电压侧开关元件驱动电路周围)下方衬底的纵向方向上的寄生元件的工作是重要的。这是因为形成在衬底纵向方向上的寄生元件具有使大电流简单流入其中的巨大面积。
在JP-A-2004-47937中，公开一种技术：其通过在p型半导体衬底和n型半导体层之间提供n型高浓度杂质填埋层来抑制寄生pnp晶体管的工作。
在WO2014/058028中，公开一种技术：其通过在n型阱区提供p沟道MOSFET进行钳位来抑制由于负电压冲击引起的寄生pnp晶体管工作。
[专利文档]
[专利文档1]JP-A-2004-47937
[专利文档2]WO2014/058028
本发明的目的是提供一种新的半导体器件，该半导体器件抑制了在高侧驱动电路形成区中的寄生双极性晶体管的工作。
发明概要
为实现该目的，根据本发明形式的半导体器件的要点在于，该器件包括第一导电型的第一阱区，该第一阱区被施加第一电压，第二导电型的第二阱区，该第二阱区形成在第一阱区的表层部上，并且被施加第二电压，其中第二电压与第一电压不同；以及第一导电型的电荷提取区，该电荷提取区形成在第二阱区的表层部上，并且被施加第一电压。
根据本发明，提供了一种半导体器件，该半导体器件抑制了寄生双极性晶体管的工作。
附图说明
图1是示出了一种根据本发明第一实施例的半导体器件的示意配置的电路图。
图2是示出了一种根据本发明第一实施例的半导体器件的的原理部分中高侧形成区域中半导体区的布局的平面图。
图3是示出了沿着图2中直线IIa-IIa剖取的横截面结构的横截面图；
图4是示出了一种根据本发明第二实施例的半导体器件的原理部分中横截面结构的横截面图。
图5是示出了一种根据本发明第三实施例的半导体器件的原理部分中横截面结构的横截面图。
图6是示出了一种根据本发明第四实施例的半导体器件的示意配置的电路图；以及
图7是示出了一种采用根据本发明第四实施例的半导体器件的降压型转换器的示意配置的电路图。
实施例说明
以下，根据本发明实施例的半导体器件将会参照附图被详细地说明。
在本说明书的说明中，“主电极区(main electrode region)”表示具有低电阻率的半导体区域，该半导体区域是场效应晶体管(FET)或静电感应晶体管(SIT)的源极区或漏极区。“主电极区(main electrode region)”表示具有低电阻率的半导体区域，该半导体区域是IGBT中的发射极区和集电极区之一。因此，“主电极区(main electrode region)”的具体名称取决于在其中提供该“区域(region)”的“半导体器件(semiconductor device)”的类型。更具体而言，当“半导体区域之一(semiconductor region which is to be one)”被定义为“第一主电极区(first main electrode region)”时，“其他半导体区域(the othersemiconductor region)”成为“第二主电极区(second main electrode region)”。也就是说，“第二电极区(second electrode region)”表示不是FET或SIT中的第一主电极区的、源极区或漏极区的半导体区域，并且表示不是IGBT中的第一主电极区的、发射极区或集电极区的半导体区域。在每个以下的实施例中，会通过考虑采用绝缘栅场效应晶体管的功率IC进行说明。这样，其中的每个源极区将被称为“第一主电极区(first main electroderegion)”，而每个漏极区将被称为“第二主电极区(second main electrode region)”。
考虑到每个以下的实施例，将会在该情况下进行说明，其中以第一导电型是n型，而第二导电型式p型为例。然而，导电类型可以相反的关系进行选择，即第一导电型是p型，而第二导电型是n型。
此外，在说明书和附图中，以字母“n”开头的层或区域名称表示在该层或区域中电子是主要载流子，而以字母“p”开头的层或区域的名称表示在该层或区域中空穴是主要载流子。另外，附于“n”或“p”字母开头的符号“+”表示在该层或区域中的杂质浓度比没有符号的层或区域更高，而附于“n”或“p”字母开头的符号“-”表示在该层或区域中的杂质浓度比没有符号的层或区域更低。
另外，在实施例的说明和附图中，相似的排布会被标以相同的引用数字和符号，而其多余的说明会被省略。另外，出于使绘出的项目易于看见并易于理解的目的，在实施例会参照其进行说明的附图中，附图既不按准确的缩放比例也不按准确的尺寸比例绘制。本发明不仅限于在以下部分中说明的第一至第四实施例的描述，除非该描述背离本发明的精神和范围。
(第一实施例)
图1是示出了一种根据本发明第一实施例的半导体器件40的示意配置的电路图。
如在图1中所示，根据本发明第一实施例的半导体器件40是设有控制电路31、电平移位电路32、高侧驱动电路33和低侧驱动电路(未示出)的功率IC。半导体器件40是，例如，作为驱动对象为功率转换桥式电路的一个相位驱动功率转换部分50的功率IC。
功率转换部分50用串联连接的高电压侧开关元件S1和低电压侧开关元件S2形成的高侧电路。高电压侧开关元件S1和低电压侧开关元件S2中的每个都由诸如IGBT或MOSFET之类的有源元件形成。高电压侧开关元件S1具有被反向并联连接于此的续流二极管FWD1，而低电压侧开关元件S2具有被反向并联连接于此的续流二极管FWD2。
高电压侧开关元件S1和低电压侧开关元件S2在处于高电压的主供电电源HV(正极侧)和主供电电源的负极侧的地GND之间被串联连接。VS端43，电压VS作为第二电压被施加于其上，被连接至高电压侧开关元件S1和低电压侧开关元件S2的连接点51。连接点51是功率转换桥式电路的一个相位的功率转换部分50的输出点，例如，诸如马达之类的负载被连接至该点。
当半导体器件40工作时，共同形成高侧电路的高电压侧开关元件S1和低电压侧开关元件S2是互补开启和关闭的，以由此致使电压VS被施加于VS端43，以在高电压侧的主供电电源HV(例如，约400V)的电压和低电压侧的地GND之间反复地增加和减少，以变化于0V至数百伏之间。
高侧驱动电路33设有栅极驱动电路34。栅极驱动电路34是以CMOS电路形成的，在CMOS电路中例如，n沟道MOSFET(此后称为nMOS)36以及p沟道MOSFET(此后称为pMOS)35被互补地串联连接。nMOS 36作为第一导电型的第一场效应晶体管被提供，而pMOS 35作为第二导电型的第二场效应晶体管被提供。具体而言，pMOS 35的源极被连接至VB端44，而pMOS 35的漏极被连接至nMOS 36的漏极。nMOS 36的源极被连接至VS端43。
栅极驱动电路34以施加于VS端43的电压VS作为参考电压，并以作为第一电压施加于VB端44的电压VB作为供电电源电压进行工作，以在从电平移位电路32接收的信号的基础上从输出端42输出驱动信号，以由此驱动高电压侧开关元件S1。
控制电路31以GND(地)端46上的GND(地)电势作为参考电势，并以施加于VCC端45的电压VCC作为供电电源电压进行工作，以产生低侧电平的通断信号来开启和关闭高电压侧开关元件S1，以及低侧电平的通断信号来开启和关闭低电压侧开关元件S2。
电平移位电路32将由控制电路31产生的处于低侧电平的开关信号转换成高侧电平的开关信号。
在根据第一实施例的半导体器件40中，当高电压侧开关元件S1被驱动时，用以开启和关闭高电压侧开关元件S1的处于低侧电平的通断信号由控制电路31产生。处于低侧电平的通断信号在被输入至高侧驱动电路33前，由电平移位电路32转换成处于高侧电平的通断信号。
从控制电路31输入至高侧驱动电路33的通断信号通过栅极驱动电路34被进一步输入至高电压侧开关元件S1的栅极。高电压侧开关元件S1在来自控制电路31的通断信号基础上被开启和关闭。
电压VB是供至半导体器件40的最高电压，在不受噪声影响的正常状态下，该电压通过自举电容等保持比电压VS高约15V。电压VS是功率转换的桥式电路中高电压侧开关元件S1和低电压侧开关元件S2连接点处(输出节点部分)51的电压。电压VS在功率转换过程中在0伏和数百伏之间变化，有时是负电压。
接下来，将说明根据第一实施例的半导体器件40的具体结构。
图2是示出了一种根据本发明第一实施例的半导体器件的原理部分中高侧形成区域中半导体区域的布局的平面图，而图3是示出了沿着图2中直线IIa-IIa剖取的横截面结构的横截面图。
如在图2和图3中所示，根据第一实施例的半导体器件40在具有由自隔离IC工艺形成的元件隔离结构的第二导电型(p-型)的半导体衬底1中形成功率IC。半导体衬底1由例如单晶硅衬底形成。
如在图3中所示，在半导体衬底1的主表面侧上的表层部中，形成第一导电型(n型)的第一阱区2，在其表层部上，形成第二导电型(p-型)的第二阱区3。在半导体衬底1的主表面侧上的表层部中，第一导电型(n-型)的阱区4和第二导电型(p-型)的阱区5进一步被形成。第一阱区2和第二阱区3设置在半导体衬底1中形成区域1A的高侧驱动电路中。
如在图2和图3中所示，第一阱区2被阱区4环绕，并与其接触。阱区4被阱区5环绕，并与其接触。也就是说，阱区4被设置在第一阱区2和阱区5之间，并与它们都接触。
如图3中所示，pMOS 35是形成在第一阱区2中表层部中的第一有源元件，而nMOS36是形成在第二阱区3中表层部中的第二有源元件。第一阱区2是将pMOS 35与半导体衬底1电隔离的隔离区,而第二阱区3是将nMOS 36与第一阱区2电隔离的隔离区。
pMOS 35具有由第一阱区2形成的沟道形成区、形成在作为半导体衬底1的主表面的第一阱区2表面上的栅极绝缘层16，被设置于沟道形成区上具有栅极绝缘层16被设置于之间的栅电极18，被设置于第一阱区2的表层部上的第二导电型(p+型)的第一主电极区(源极区)12，以及被设置于第一阱区2的表层部上的第二导电型(p+型)的第二主电极区(漏极区)13，以与第一主电极区12分离，而有沟道形成区被置于其间。
nMOS 36具有由第二阱区3形成的沟道形成区，形成在作为半导体衬底1的主表面的第二阱区3表面上的栅极绝缘层15，被设置于沟道形成区上具有栅极绝缘层15被设置于之间的栅电极17，被设置于第二阱区3的表层部上的第一导电型(n+型)的第一主电极区(源极区)6，以及被设置于第二阱区3的表层部上的第一导电型(n+型)的第二主电极区(漏极区)7，以与第一主电极区6分离，而有沟道形成区被置于其间。
栅极绝缘层15和16两者，举例而言，都由二氧化硅膜形成。栅电极17和18两者，举例而言，都由多晶硅膜形成，降低其电阻值的杂质被引入其中。pMOS 35的第一主电极区12和第二主电极区13两者都以与第一阱区2中的杂质浓度相比更高的杂质浓度而形成。nMOS36的第一主电极区6和第二主电极区7两者都以与第一阱区3中的杂质浓度相比更高的杂质浓度而形成。
二氧化硅膜可被分为由热氧化形成的热氧化膜以及由化学气相沉积(CVD)形成的沉积氧化膜。在MOSFET中，密度较佳的热氧化膜更宜用作栅极绝缘层15和16。在第一实施例中，采用MOSFET的情况被说明，其中栅极绝缘层15和16两者都由二氧化硅膜形成。然而，作为晶体管，MOSFET可被MISFET替代，在两者中，栅极绝缘材料都是由氮化硅膜或具有氮化硅膜和氧化硅膜的堆叠膜形成。
在第一阱区2的表层部中，第一导电型(n+型)的第一接触区8以其中比第一阱区2更高的杂质浓度有选择地形成。在第一阱区2和阱区4的表层部中，第一导电型(n+型)的接触区9在第一阱区2和阱区4之上有选择地形成。接触区9以其中比第一阱区2和阱区4更高的杂质浓度被形成。
在第二阱区3的表层部中，第二导电型的第二接触区14被形成，该接触区具有比第二阱区3更高的杂质浓度。在第二阱区3的表层部中，第一导电型的电荷提取区10进一步被形成，该电荷提取区具有比第二阱区3更高的杂质浓度。
在半导体衬底1的主表面上，层间电介质20被形成以覆盖栅电极17和18。在层间电介质20上，形成有地电极5a、源电极6a、漏电极7a、接触电极8a、接触电极9a、电荷提取电极10a、源电极12a、漏电极13a和接触电极14a。电极5a至14a中的每个都由铝膜形成。
地电极5a通过填埋在层间电介质20中的导电塞5b电连接至阱区5。源电极6a通过填埋在层间电介质20中的导电塞6b电连接至第一主电极区(源极区)6。漏电极7a通过填埋在层间电介质20中的导电塞7b电连接至第二主电极区(漏极区)6。
接触电极8a通过填埋在层间电介质20中的导电塞8b电连接至第一接触区8。接触电极9a通过填埋在层间电介质20中的导电塞9b电连接至接触区9。电荷提取电极10a通过填埋在层间电介质20中的导电塞10b电连接至电荷提取区10。源电极12a通过填埋在层间电介质20中的导电塞12b电连接至第一主电极区(源极区)12。漏电极13a通过填埋在层间电介质20中的导电塞13b电连接至第二主电极区(漏极区)13。接触电极14a通过填埋在层间电介质20中的导电塞14b电连接至第二接触区14。
地电极5a电连接至图1所示处于地电势的GND端46。也就是说，阱区5处于地电势。
源电极6a和接触电极14a电连接至示于图1具有电压VS被施加于此的VS端43。也就是说，对于nMOS 36的第一主电极区6，电压VS被施加，而对于第二阱区3，电压VS通过第二接触区14亦被施加。
接触电极8a、接触电极9a、源电极12a和电荷提取电极10a电连接至图1所示的具有电压VB被施加于其上的VB端44。也就是说，对于第一阱区2和阱区4，电压VB通过接触区9被施加，该电压被供于第一阱区2和阱区4上，且通过第一接触区8被供于第一阱区2中，而对于pMOS 35的第一主电极区12，电压VB亦被施加。此外，对于电荷提取区10，电压VB亦被施加。
如在图2中所示，第一接触区8以L形被形成在其平面图中，并被排布以使沿着pMOS35栅电极18的纵向方向延伸的部分与第一主电极区(源极区)12接触，而除接触部分外的其他部分与pMOS 35的第一主电极区12和第二主电极区13分离。
第二接触区14以U形被形成在其平面图中，并被排布以环绕nMOS 36。第二接触区14被排布以使沿着pMOS 36栅电极17的纵向方向延伸的部分之一与第一主电极区(源极区)6接触，而除接触部分外的其他部分与pMOS 36的第一主电极区6和第二主电极区7分离。
接触区9以框形被形成在其平面图中，以环绕pMOS 35和nMOS 36。
电荷提取区10以框形被形成在其平面图中，以环绕nMOS 36和nMOS36。如图2和图3所示，电荷提取区10被排布在其邻近的第二接触区14的外侧上，也就是说，与第二接触区14相邻。电荷提取区10还被排布在第一接触区8和第二接触区14之间与第一接触区8和第二接触区14分离。电荷提取区10被形成比如图3中所示的第二阱区3浅并被提供以与半导体衬底1厚度方向上的第一阱区2分离，换言之，以使第二阱区3存在于电荷提取区10和第一阱区2之间。
如在图3中所示，在p-型第二阱区3的内侧上，p+型第二接触区14和n+型电荷提取区10被彼此相邻地提供。因此，在第二阱区3的表层部上，p-i-n二极管(p-本征-n二极管)28以p+型第二接触区14且第二阱区3作为阳极区，而n+型电荷提取区10作为阴极区来形成。
作为第一电压的电压VB和作为第二电压的电压VS是在第一阱区2和第二阱区3之间的p-n结在半导体器件40正常工作时反向偏置的电压。
为生产根据第一实施例的半导体器件40，采用了自隔离IC工艺。在通过自隔离IC工艺生产的半导体器件40中，寄生pnp双极性晶体管29由p-型第二阱区3、n型第一阱区2和p-型半导体衬底1形成，如图3中所示，寄生pnp双极性晶体管29被形成在高侧驱动电路形成区1A中。寄生pnp双极性晶体管29的基极、发射极和集电极进入分别被连接至VB端44、VS端43和GND端46的状态。
在半导体器件40的正常工作中，作为供电电源电压的电压VB比作为中间电压的电压VS高，没有寄生pnp双极性晶体管29被该电压操作。然而，当电压VB由于负电压冲击而降低至比电压VS低作为硅p-n结扩散电势的0.6V或更多时，也就是说，当电压VB和电压VS变成下式表示的关系时：电压VB<(电压VS-0.6V)，寄生pnp双极性晶体管29变为开启状态。这导致大电流在高侧电路侧上的高电压(高电压主供电电源HV的高电压侧电压)被施加到的VS端43和地端46之间相关的半导体器件中(高击穿电压IC)流动，即，从第二阱区3到半导体衬底1。这样，由大电流产生的热量引起半导体器件40发生故障使得器件40不可靠。
与此相比，在根据本发明的第一实施例的半导体器件40中，电荷提取区10被设置于第二阱区3中，而高侧电路的电压VB被施加至电荷提取区10。因此，当电压VB由于负电压冲击而降低至比电压VB低作为硅p-n结扩散电势的0.6V或更多时，有p+型第二接触区14和p-型第二阱区3作为其阳极区，且有n+型电荷提取区10作为其阴极区的p-i-n二极管28被正向偏置以允许电流在p-i-n二极管28中流动。换言之，电流可以通过电荷提取区10被提取。因此，流至寄生pnp双极性晶体管29的电流可以被降低以阻止寄生pnp双极性晶体管29工作。因此，由于通过大电流产生的热量而发生在半导体器件40中的故障可以被防止以增强根据第一实施例的半导体器件40的可靠性。
电荷提取区10被形成比第二阱区3浅。这是因为被形成比第二阱区3深的电荷提取区10，即，被形成与第一阱区2接触使得电荷提取区10和第一阱区2开始导电以使电荷提取区10成为寄生pnp双极性晶体管29的一部分而失去阻止寄生pnp双极性晶体管29工作的效果。
有p+型第二接触区14和p-型第二阱区3作为其阳极区，且有n+型电荷提取区10作为其阴极区的p-i-n二极管28在不受噪声影响的正常状态下被反向偏置。在被反向偏置的状态下，需要保持击穿电压从而使得没有电流流动。在根据第一实施例的半导体器件40中，第二接触区14和电荷提取区10被分开，而其杂质浓度低于第二接触区14的第二阱区3被布置在第二接触区14和电荷提取区10之间。这样，击穿电压可以被维持从而使得在被反向偏置的状态下没有电流流动。
当电压VB通过负电压冲击被降低至比电压VS低0.6V或更多时，寄生pnp双极性晶体管29的电流通路的一端是第二接触区14。在根据第一实施例的半导体器件40中，电荷提取区10被提供以环绕第二接触区14的外围。这样，在电流流入寄生pnp双极性晶体管29之前，电流可以被有效地提取至电荷提取区10中，通过这样的方式阻止寄生pnp双极性晶体管29工作的效果可被增强。
当电压VB因为负电压冲击被降低至比电压VS低0.6V或更多时，寄生pnp双极性晶体管29的基极电流流至电压VB被施加于其上的第一接触区8。在根据第一实施例的半导体器件40中，电荷提取区10被提供于第二接触区14和第一接触区8之间。这可以阻止基极电流流至第一接触区8。因此，阻止寄生pnp双极性晶体管29工作的效果可以被增强。
这里，通常，pMOS 35具有作为源区电连接至VB端44的第一主电极区12，并具有作为漏区电连接至作为nMOS 36漏极区的第二主电极区7的第二主电极区13。当pMOS 35在开启状态时，可以想象，这使得通过pMOS 35被施加于作为nMOS 36的漏极区的第二主电极区7的电压VB提供阻止寄生pnp双极性晶体管29的效果。然而，在这种情况下，阻止的效果导致其取决于pMOS 35是否处于开启状态。另外，阻止的效果受pMOS 35的导通状态电阻的影响。
与此相比，在根据第一实施例的半导体器件40中，电荷提取区10被直接电连接至VB端44而pMOS 35被旁路。因此，在其中寄生pnp双极性晶体管29被阻止的驱动电路(功率IC)的工作可以不取决于pMOS 35是否处于开启状态且不受pMOS 35的导通状态电阻影响而被实现。
(第二实施例)
图4是示出了一种根据本发明第二实施例的半导体器件40A的原理部分中横截面结构的横截面图。
根据本发明第二实施例的半导体器件40A具有与根据第一实施例的半导体器件40的结构大致相同的结构，除了半导体衬底的结构是不同的。
也就是说，在根据第一实施例的半导体器件40中，如图3中所示，p-型半导体衬底1被使用。与此相比，在根据第二实施例的半导体器件40A中，如图4中所示，半导体基底23被使用，其中第一导电型(n-型)的半导体层1b被设置于第二导电型(p-型)的半导体衬底1a上。在半导体基底23的高侧驱动电路形成区1A中，在半导体衬底1a和半导体层1b之间，第一导电型(n+型)的填埋区22被形成，其杂质浓度比在半导体衬底1a和半导体层1b中的高。
第一阱区2和阱区5被形成在半导体层1b中。第一阱区2被形成在填埋区22上的半导体层1b中，以与填埋区22接触。在根据第一实施例的半导体器件40中，其结构被形成，其中阱区4被提供于第一阱区2和阱区5之间。在根据第二实施例的半导体器件40A中，半导体层1b被提供于第一阱区2和阱区5之间而非阱区4之间。因此，n+型接触区9被形成在第一阱区2和半导体层1b之上第一阱区2和半导体层1b的表层部中。除此之外的结构与第一实施例中的相同。
在根据第二实施例的半导体器件40A中，在高侧驱动电路形成区1A中，具有高杂质浓度的填埋区22被提供于半导体衬底1a和半导体层1b之间以与第一阱区2接触。因此，寄生pnp双极性晶体管29基极中的杂质浓度变高，通过这样电流放大系数hFE可以被降低以使阻止寄生pnp双极性晶体管29工作成为可能。
此外，就像根据第一实施例的半导体器件40一样，根据第二实施例的半导体器件40A在高侧驱动电路形成区1A中的第二阱区3中设有电荷提取区10，电压VB被施加至该电荷提取区10。因此，就像在根据第一实施例的半导体器件40中，寄生pnp双极性晶体管29的工作可以被阻止。因此，与根据第一实施例的半导体器件40相比，根据第二实施例的半导体器件40A可以进一步阻止寄生pnp双极性晶体管29的工作。
(第三实施例)
图5是示出了一种根据本发明第三实施例的半导体器件40B的原理部分中横截面结构的横截面图。
根据本发明第二实施例的半导体器件40B具有与根据第二实施例的半导体器件40A的结构大致相同的结构，但半导体基底的结构是不同的。
也就是说，在根据第二实施例的半导体器件40A中，如图4中所示，半导体基底23被使用，其中n-型的半导体层1b被提供于p-型的半导体衬底1a上。与此相比，在根据第三实施例的半导体器件40B中，如图5中所示，半导体基底24被使用，其中第二导电型(p-型)的半导体层1c被提供于第二导电型(p-型)的半导体衬底1a上。在半导体基底24的高侧驱动电路形成区1A中，在半导体衬底1a和半导体层1c之间，第一导电型(n+型)的填埋区22被形成，其杂质浓度比在半导体衬底1a和半导体层1c中的高。
阱区5被形成在半导体层1c中。在半导体层1c中，第一导电型(n-型)的阱区25被形成。第一阱区2被形成在阱区25中。另外，在阱区25中，第一阱区2被形成在填埋区22上，以与填埋区22接触。在根据第二实施例的半导体器件40A中，其结构被提供，其中半导体层1b被提供于第一阱区2和阱区5之间。然而，在根据第三实施例的半导体器件40B中，并非半导体层1b，而是阱区25被提供于第一阱区2和阱区5之间。因此，n+型接触区9被形成在第一阱区2和阱区25之上第一阱区2和阱区25的表层部中。除此之外的结构与第二实施例的半导体器件40A中的相同。
在根据第三实施例的半导体器件40B中，在高侧驱动电路形成区1A中，具有高杂质浓度的填埋区22被提供于半导体衬底1a和半导体层1c之间以与第一阱区2接触。因此，寄生pnp双极性晶体管29基极中的杂质浓度变高，通过这样电流放大系数hFE可以被降低以使阻止寄生pnp双极性晶体管29工作成为可能。
此外，就像根据第一实施例的半导体器件40一样，根据第三实施例的半导体器件40B在高侧驱动电路形成区1A中的第二阱区3中设有电荷提取区10，其中电压VB被施加至其。因此，就像根据第一实施例的半导体器件40中，寄生pnp双极性晶体管29的工作可以被阻止。因此，与根据第一实施例的半导体器件40相比，根据第三实施例的半导体器件40B可以进一步阻止寄生pnp双极性晶体管29的工作。
(第四实施例)
图6是示出了一种根据本发明第四实施例的半导体器件40C的示意配置的电路图，而图7是示出了一种采用根据本发明第四实施例的半导体器件40C的降压型转换器60的示意配置的电路图。
如在图6中所示，根据本发明第四实施例的半导体器件40C是由设有控制电路31、电平移位电路32和驱动电路33a等的功率IC形成的驱动电路。如图7中所示，半导体器件40C在降压型转换器60中驱动开关元件S3，例如，作为驱动对象。降压型转换器60由二极管61、电容62、线圈63和开关元件S3形成。开关元件S3由诸如MOSFET或IGBT之类的有源器件形成。
在图6中，驱动电路33a设有栅极驱动电路34a。栅极驱动电路34a具有与根据第一实施例的半导体器件40中的栅极驱动电路34相同的配置。具体而言，pMOS 35的源极被连接至VB端44，而pMOS 35的漏极被连接至nMOS36的漏极。nMOS 36的源极被连接至VS端43。对于pMOS 35和nMOS 36的连接点，开关元件S3的栅极被连接，这形成了图7中所示的降压型转换器60。
在图6中，栅极驱动电路34a以施加于VS端43的电压VS作为参考电压，并以作为第一电压施加于VB端44的电压VB作为供电电源电压进行工作，以在从电平移位电路32接收的信号的基础上从输出端42输出驱动信号，以由此驱动降压型转换器60的开关元件S3。
同样，在以此方式在降压型转换器60中驱动开关元件S3的根据第四实施例的半导体器件40C中，由p-型第二阱区3、n-型第一阱区2和p-型半导体衬底1形成的寄生pnp双极性晶体管29的工作可以像如参照图3说明的根据第一实施例的半导体器件40中的一样被阻止。
在第四实施例中，半导体器件40C被作为驱动降压型转换器60的开关元件S3的半导体器件进行说明。然而，本发明并不仅限于此，而可以被应用于驱动，诸如升压降压型转换器、逆激转换器以及正激转换器之类的转换器中的开关元件的半导体器件。
本发明已经关于其最优实施例被特别地图示和描述出，可以被本领域的技术人员理解的是，在形式和细节中上述和其他的变化可在不背离本发明的精神和范围的情况下进行。
Claims (10)
1.一种半导体器件，包括：
第一导电型的第一阱区，所述第一阱区被施加第一电压；
第二导电型的第二阱区，所述第二阱区形成在所述第一阱区的表层部中，并且被施加第二电压，其中所述第二电压与所述第一电压不同；以及
第一导电型的电荷提取区，所述电荷提取区形成在所述第二阱区的表层部中，并且被施加所述第一电压，
所述第一阱区形成在第二导电型的半导体衬底的表层部中,
所述第一电压和所述第二电压是在正常操作中使得被施加所述第一电压的所述第一阱区与被施加所述第二电压的所述第二阱区之间的p-n结反向偏置的电压。
2.如权利要求1所述的半导体器件，其特征在于，所述第一阱区形成在半导体层的表层部中，而所述半导体层形成在第二导电型的半导体衬底的主表面上，在所述半导体层与所述半导体衬底的主表面之间设有第一导电型的填埋区。
3.如权利要求1或2所述的半导体器件，其特征在于，所述电荷提取区被形成为比所述第二阱区浅。
4.如权利要求1或2所述的半导体器件，其特征在于，还包括：
第一导电型的第一接触区,其形成在所述第一阱区的表层部中，并且被施加所述第一电压；以及
第二导电型的第二接触区，其形成在所述第二阱区的表层部中，并且被施加所述第二电压，
所述电荷提取区被布置在所述第二接触区的附近。
5.如权利要求4所述的半导体器件，其特征在于，所述电荷提取区被布置在所述第一接触区和所述第二接触区之间。
6.如权利要求4所述的半导体器件，其特征在于，所述电荷提取区被形成为包围所述第二接触区。
7.如权利要求1或2所述的半导体器件，其特征在于，还包括：
第二导电型的第一主电极区，其位于所述第一阱区的表层部中，形成第一有源元件；
第二导电型的第二主电极区，其位于所述第一阱区的表层部中，形成所述第一有源元件；
第一导电型的第一主电极区，其位于所述第二阱区的表层部中，形成第二有源元件；以及
第一导电型的第二主电极区，其位于所述第二阱区的表层部中，形成第二有源元件。
8.如权利要求7所述的半导体器件，其特征在于，还包括：栅极驱动电路，在所述栅极驱动电路中，所述第一有源元件与所述第二有源元件串联连接，
其中，所述栅极驱动电路具有作为驱动对象的开关元件，而所述开关元件的栅极与所述第一有源元件和所述第二有源元件的连接点相连接。
9.如权利要求7所述的半导体器件，其特征在于，还包括：栅极驱动电路，在所述栅极驱动电路中，所述第一有源元件与所述第二有源元件串联连接，
其中，所述栅极驱动电路具有作为驱动对象的高侧电路，在所述高侧电路中，高电压侧开关元件与低电压侧开关元件串联连接，而所述高电压侧开关元件的栅极与所述第一有源元件和所述第二有源元件的连接点相连接。
10.如权利要求8或9所述的半导体器件，其特征在于，所述第一有源元件和所述第二有源元件通过各自的第二主电极区相连接，所述第一有源元件将所述第一电压施加到自身的第一主电极区，并且所述第二有源元件将所述第二电压施加到自身的第一主电极区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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