WO2018030008A1 - 半導体集積回路 - Google Patents

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WO2018030008A1
WO2018030008A1 PCT/JP2017/023436 JP2017023436W WO2018030008A1 WO 2018030008 A1 WO2018030008 A1 WO 2018030008A1 JP 2017023436 W JP2017023436 W JP 2017023436W WO 2018030008 A1 WO2018030008 A1 WO 2018030008A1
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well region
potential
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semiconductor integrated
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博 菅野
将晴 山路
澄田　仁志
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富士電機株式会社
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present invention relates to a power semiconductor integrated circuit that functions as a high voltage IC (hereinafter referred to as “HVIC”) that can be used as a control IC for a power switching element.
  • HVIC high voltage IC
  • the HVIC generally includes a high side drive circuit, a low side drive circuit, a level shifter, a control circuit, and the like.
  • the HVIC outputs, from the output terminal, a drive signal that is driven by turning on and off the gate of the power switching element in accordance with a signal input from the input terminal.
  • the high-voltage side and low-voltage side power switching elements that receive signals from the HVIC operate to perform power conversion.
  • the high-side drive circuit for driving the high-voltage side power switching element can be constituted by, for example, a CMOS (complementary MOS) circuit composed of a pMOS transistor and an nMOS transistor.
  • the high-side drive circuit operates using the VS potential as a reference potential and the VB potential as a power supply potential, and outputs a drive signal from an output terminal based on a signal received from the level shift circuit.
  • the VB potential is the highest potential applied to the HVIC, and is kept about 15 V higher than the VS potential by a bootstrap capacitor or the like in a normal state not affected by noise.
  • the VS potential is a potential of the output node portion that is a connection point between the high-voltage side power switching element and the low-voltage side power switching element of the power conversion bridge circuit, and is between 0V and several hundreds V in the process of power conversion. It may change and become a negative potential.
  • Patent Document 1 discloses a technique for suppressing the operation of a parasitic pnp transistor by providing an n-type high concentration buried region between a p-type semiconductor substrate and an n-type semiconductor layer.
  • Patent Document 2 discloses a technique for suppressing the operation of a parasitic pnp bipolar transistor due to a negative voltage surge by providing a clamping pMOS transistor in an n-type well region.
  • the present invention provides a semiconductor integrated circuit that can suppress the operation of a parasitic element, has a large noise tolerance, and can improve reliability without requiring a complicated process in an HVIC.
  • the purpose is to provide.
  • a first conductivity type first well region (a) a first conductivity type first well region, (b) a second conductivity type second well region provided above the first well region, and (c) a first A second conductivity type first current suppression layer having a higher impurity concentration than that of the semiconductor substrate, provided below the second conductivity type semiconductor substrate directly below the well region and spaced from the first well region;
  • the gist of the present invention is a semiconductor integrated circuit including a second current suppressing layer of a first conductivity type provided so as to be exposed on the lower surface of the semiconductor substrate under one current suppressing layer.
  • a semiconductor integrated circuit capable of suppressing the operation of a parasitic element without requiring a complicated process in HVIC, having a large noise tolerance, and improving reliability. Can do.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
  • 1 is a plan view of a principal part showing a planar layout focusing on a high-side circuit region of a semiconductor integrated circuit according to a first embodiment of the present invention
  • FIG. 3 is a cross-sectional view of a principal part showing a cross-sectional structure taken along line II-II in FIG. 2.
  • FIG. 4 is a cross-sectional view of a principal part showing the depletion layer spreading in the semiconductor integrated circuit according to the first embodiment of the present invention. It is principal part sectional drawing which shows the state which mounted the semiconductor integrated circuit which concerns on the 1st Embodiment of this invention on the wiring board.
  • the “first main electrode region” and the “third main electrode region” are semiconductor regions that are either source regions or drain regions in a field effect transistor (FET) or electrostatic induction transistor (SIT). Means. In an insulated gate bipolar transistor (IGBT), a semiconductor region that is either an emitter region or a collector region is selected. It means a semiconductor region that becomes one side.
  • the “second main electrode region” and the “fourth main electrode region” refer to a semiconductor region that is either a source region or a drain region that is not the first main electrode region in the FET or SIT. A region that is either the emitter region or the collector region that is not the first main electrode region, or a region that is either the anode region or the cathode region that is not the first main electrode region in the SI thyristor or GTO. means.
  • the “second main electrode region” and the “fourth main electrode region” mean the drain region. If the “first main electrode region” and the “third main electrode region” are emitter regions, the “second main electrode region” and the “fourth main electrode region” mean the collector region. If the “first main electrode region” and the “third main electrode region” are the anode region, the “second main electrode region” and the “fourth main electrode region” mean the cathode region.
  • a description will be given focusing on a power IC in which insulated gate transistors are integrated.
  • the source region is referred to as “first main electrode region”, “third main electrode region”, Although the drain region is referred to as “second main electrode region” or “fourth main electrode region”, it is a matter of choice, and the source region may be “second main electrode region”, “fourth main electrode region”, or the like. Absent.
  • the first conductivity type is n-type and the second conductivity type is p-type
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • + and n that are superscripted on n and p are semiconductor regions that have relatively higher or lower impurity concentrations than semiconductor regions that are not marked with + and +, respectively. It means that there is.
  • the members and regions to which the “first conductivity type” and the “second conductivity type” are added mean members and regions made of a semiconductor material without any particular limitation. Is obvious both technically and logically.
  • the semiconductor integrated circuit 40 according to the first embodiment of the present invention includes a control circuit 31, a level shift circuit 32, a high-side drive circuit 33, a low-side drive circuit (not shown), and the like.
  • Power IC is a high-breakdown-voltage power IC that drives, for example, a power conversion unit 50 that is one phase of a power conversion bridge circuit.
  • the semiconductor integrated circuit 40 according to the first embodiment outputs a drive signal for driving by turning on and off the gate of the power switching element constituting the power conversion unit 50 in accordance with the signal input from the input terminal 41. Output from terminal 42.
  • the power converter 50 includes a high voltage side power switching element (hereinafter abbreviated as “high voltage side switching element”) S1 and a low voltage side power switching element (hereinafter referred to as “low voltage side switching element”).
  • the output circuit is configured by connecting S2 in series.
  • the high voltage side switching element S1 and the low voltage side switching element S2 are IGBTs is illustrated, but the high voltage side switching element S1 and the low voltage side switching element S2 are not limited to IGBTs. Other power switching elements may be used.
  • a free-wheeling diode FWD1 is reversely connected in parallel to the high-voltage side switching element S1
  • a free-wheeling diode FWD2 is reversely connected in parallel to the low-voltage side switching element S2.
  • the high-voltage side switching element S1 and the low-voltage side switching element S2 are connected in series between a high-voltage main power supply HV on the positive electrode side and a ground (GND) potential on the negative electrode side of the main power supply HV.
  • the VS terminal 43 to which the VS potential as the second potential is applied is connected to a connection point 51 between the high-voltage side switching element S1 and the low-voltage side switching element S2.
  • the connection point 51 is an output point of the power conversion unit 50 that is one phase of the power conversion bridge circuit.
  • the low voltage side switching element S2 is connected between the connection point 51 and the GND potential.
  • a motor or the like is connected to the connection point 51 as a load 57.
  • the VS potential applied to the VS terminal 43 is changed to the main power supply HV when the high voltage side switching element S1 and the low voltage side switching element S2 constituting the output circuit are complementarily turned on / off.
  • the high potential side potential for example, about 400V
  • the low potential side potential (GND potential) repeatedly rise and fall, and vary between 0V and several hundred volts.
  • the high side drive circuit 33 includes a gate drive circuit 34.
  • the gate drive circuit 34 includes, for example, an nMOS transistor (hereinafter abbreviated as “nMOS”) 36 as a first active element and a pMOS transistor (hereinafter abbreviated as “pMOS”) 35 as a second active element. It is composed of a CMOS circuit. Specifically, the source of the pMOS 35 is connected to the VB terminal 44, and the drain of the pMOS 35 is connected to the drain of the nMOS 36. The source of the nMOS 36 is connected to the VS terminal 43.
  • nMOS nMOS transistor
  • pMOS pMOS transistor
  • the gate drive circuit 34 operates using the VS potential applied to the VS terminal 43 as a reference potential and the VB potential as the first potential applied to the VB terminal 44 as a power supply potential, and receives the signal received from the level shift circuit 32. Originally, a drive signal is output from the output terminal 42 to drive the high voltage side switching element S1.
  • the control circuit 31 operates with the GND potential applied to the GND (ground) terminal 46 as a reference potential and the VCC potential applied to the VCC terminal 45 as a power supply potential, for turning on / off the high-voltage side switching element S1.
  • a high-side on / off signal and a low-side on / off signal for turning on / off the low-voltage side switching element are generated.
  • the GND potential is a common potential.
  • the level shift circuit 32 converts the low side level on / off signal generated by the control circuit 31 into a high side level on / off signal used on the high side.
  • the control circuit 31 when driving the high-voltage side switching element S1, the control circuit 31 generates a low-side level on / off signal for turning on / off the high-voltage side switching element S1. .
  • the low side level on / off signal is converted into a high side level on / off signal by the level shift circuit 32 and then input to the high side drive circuit 33.
  • the on / off signal input from the control circuit 31 to the high-side drive circuit 33 is input to the gate of the high-voltage side switching element S1 via the gate drive circuit 34.
  • the high voltage side switching element S ⁇ b> 1 is turned on / off based on an on / off signal from the control circuit 31.
  • a bootstrap diode 55 as an external element is connected between the VCC terminal 45 and the VB terminal 44.
  • a bootstrap capacitor 56 as an external element is connected between the VB terminal 44 and the VS terminal 43.
  • the bootstrap diode 55 and the bootstrap capacitor 56 generate a driving power source for the high-voltage side switching element S1.
  • the VB potential is the highest potential applied to the semiconductor integrated circuit 40, and is kept about 15V higher than the VS potential by the bootstrap capacitor 56 in a normal state not affected by noise.
  • the VS potential is a potential at the connection point (output node portion) 51 between the high-voltage side switching element S1 and the low-voltage side switching element S2 of the bridge circuit for power conversion, and varies between 0V and several hundreds V during the power conversion process. In some cases, however, the potential is negative.
  • the semiconductor integrated circuit 40 according to the first embodiment has an element isolation structure manufactured on a second conductivity type (p ⁇ type) semiconductor substrate 1 by a self-isolation IC process. It constitutes a power IC.
  • the semiconductor substrate 1 is composed of a single crystal silicon substrate having a specific resistance of about 100 ⁇ cm or more, for example.
  • a first conductivity type (n-type) first well region 2 is selectively provided in an upper portion (surface layer portion) on the upper surface side which is the main surface side of the semiconductor substrate 1.
  • a second well region 3 of the second conductivity type (p ⁇ type) is selectively buried above the region 2.
  • a first conductive type (n ⁇ type) breakdown voltage region 4 and a second conductive type (p ⁇ type) isolation region 5 are selectively provided on the semiconductor substrate 1.
  • Each of the first and second well regions 2 and 3 is provided in the high-side circuit region 1 ⁇ / b> A of the semiconductor substrate 1.
  • the first well region 2 is formed with an impurity concentration of, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 17 / cm 3 .
  • the second well region 3 is formed with an impurity concentration of, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the first well region 2 is surrounded by the breakdown voltage region 4 and is in contact with the breakdown voltage region 4.
  • the breakdown voltage region 4 is surrounded by the isolation region 5 and is in contact with the isolation region 5. That is, the breakdown voltage region 4 is provided between the first well region 2 and the isolation region 5 and is in contact with each of the first well region 2 and the isolation region 5.
  • the breakdown voltage region 4 is formed with an impurity concentration lower than that of the first well region 2.
  • the isolation region 5 is formed with a higher impurity concentration than the semiconductor substrate 1.
  • the pMOS 35 is an active element formed on the upper portion of the n-type first well region 2.
  • the nMOS 36 is an active element formed on the p-type second well region 3.
  • the first well region 2 is an isolation region that electrically isolates the pMOS 35 from the semiconductor substrate 1
  • the second well region 3 is an isolation region that electrically isolates the nMOS 36 from the first well region 2.
  • the pMOS 35 includes a p-type first main electrode region (source region) 12 selectively provided above the first well region 2, and a channel formation region including the first well region 2 above the first well region 2. And a p-type second main electrode region (drain region) 13 that is selectively provided so as to be separated from the first main electrode region 12.
  • the pMOS 35 further includes a gate insulating film 16 selectively provided on the surface of the channel formation region, and a gate electrode 18 provided on the channel formation region via the gate insulating film 16.
  • the nMOS 36 includes an n-type third main electrode region (source region) 6 selectively provided above the second well region 3 and a third main electrode sandwiching a channel formation region above the second well region 3. And an n-type fourth main electrode region (drain region) 7 which is selectively provided so as to be separated from the region 6.
  • the nMOS 36 further includes a gate insulating film 15 selectively provided on the surface of the second well region 3 and a gate electrode 17 provided on the channel formation region via the gate insulating film 15.
  • Each of the gate insulating films 15 and 16 can be formed of, for example, a silicon dioxide film (SiO 2 film).
  • Each of the gate electrodes 17 and 18 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced.
  • Each of the first main electrode region 12 and the second main electrode region 13 of the pMOS 35 is formed with an impurity concentration higher than that of the first well region 2.
  • Each of the third main electrode region 6 and the fourth main electrode region 7 of the nMOS 36 is formed with an impurity concentration higher than that of the second well region 3.
  • a silicon dioxide film there are a thermal oxide film formed by a thermal oxidation method and a deposited oxide film formed by a chemical vapor deposition (CVD) method, but in a MOS transistor, a thermal oxide film having an excellent density is used.
  • the gate insulating films 15 and 16 are preferably used. In the first embodiment, the description has been given of the case where a MOS transistor in which the gate insulating films 15 and 16 are made of a silicon dioxide film is used. However, as the transistor, the gate insulating film is a silicon nitride film (Si 3 N 4 film). Alternatively, a MISFET formed of a laminated film such as a silicon nitride film and a silicon oxide film may be used.
  • an n + -type first contact region 8 having an impurity concentration higher than that of the first well region 2 is selectively provided above the first well region 2.
  • An n + -type third contact region 9 is selectively provided over the first well region 2 and the breakdown voltage region 4 across the first well region 2 and the breakdown voltage region 4.
  • the third contact region 9 is formed with a higher impurity concentration than the first well region 2 and the breakdown voltage region 4.
  • a p + -type second contact region 14 having an impurity concentration higher than that of the second well region 3 is selectively provided above the second well region 3.
  • an interlayer insulating film 20 is provided on the upper surface of the semiconductor substrate 1 so as to cover the gate electrodes 17 and 18.
  • the ground electrode 5a, the third main electrode 6a, the fourth main electrode 7a, the first contact electrode 8a, the third contact electrode 9a, the first main electrode 12a, the second main electrode 13a, the second Each of the contact electrodes 14a is provided.
  • These electrodes 5a, 6a, 7a, 8a, 9a, 12a, 13a and 14a are formed of, for example, an aluminum film or an aluminum alloy film.
  • the ground electrode 5a is electrically connected to the isolation region 5 via a conductive plug 5b embedded in the interlayer insulating film 20.
  • the third main electrode 6a is electrically connected to the third main electrode region 6 which is a semiconductor region via a conductive plug 6b embedded in the interlayer insulating film 20.
  • the fourth main electrode 7 a is electrically connected to the fourth main electrode region 7 that is a semiconductor region via a conductive plug 7 b embedded in the interlayer insulating film 20.
  • the first contact electrode 8a is electrically connected to the first contact region 8 via a conductive plug 8b embedded in the interlayer insulating film 20.
  • the third contact electrode 9 a is electrically connected to the third contact region 9 through a conductive plug 9 b embedded in the interlayer insulating film 20.
  • the first main electrode 12a is electrically connected to the first main electrode region 12 which is a semiconductor region via a conductive plug 12b embedded in the interlayer insulating film 20.
  • the second main electrode 13a is electrically connected to the second main electrode region 13 which is a semiconductor region via a conductive plug 13b embedded in the interlayer insulating film 20.
  • the second contact electrode 14 a is electrically connected to the second contact region 14 through a conductive plug 14 b embedded in the interlayer insulating film 20.
  • the ground electrode 5 a is electrically connected to the GND terminal 46 shown in FIG. 1, and a GND potential is applied through the GND terminal 46.
  • the third main electrode 6 a and the second contact electrode 14 a are electrically connected to the VS terminal 43 shown in FIG. 1, and a VS potential is applied through the VS terminal 43.
  • the first contact electrode 8a, the third contact electrode 9a, and the first main electrode 12a are electrically connected to the VB terminal 44 shown in FIG. 1, and a VB potential is applied through the VB terminal 44.
  • the GND potential as the reference potential is applied to the separation region 5.
  • a third contact region 9 provided across the first well region 2 and the breakdown voltage region 4 and a first contact region 8 provided inside the first well region 2.
  • a VB potential serving as a first potential different from the GND potential is applied via.
  • a VS potential as a second potential different from the GND potential and the VB potential is applied to the second well region 3 via the second contact region 14.
  • a VB potential is applied to the first main electrode region 12 of the pMOS 35, and a VS potential is applied to the third main electrode region 6 of the nMOS 36.
  • the first contact region 8 is formed in an L shape in plan, and the first portion extending along the gate width direction of the pMOS 35 (longitudinal direction of the gate electrode 18) is the first main electrode of the pMOS 35.
  • a second portion that is in contact with the region 12 and extends from the first portion along the gate length direction of the pMOS 35 (the width direction of the gate electrode 18) is separated from the first main electrode region 12 and the second main electrode region 13 of the pMOS 35.
  • the second contact region 14 is formed in a U shape in plan and is disposed so as to surround the nMOS 36.
  • the second contact region 14 has a first portion extending along the gate width direction of the nMOS 36 (longitudinal direction of the gate electrode 17) in contact with the third main electrode region 6 of the nMOS 36, and from the first portion to the gate length direction of the nMOS 36.
  • a second portion extending along the (width direction of the gate electrode 17) and a third portion extending from the second portion along the gate width direction of the nMOS 36 are from the third main electrode region 6 and the fourth main electrode region 7 of the nMOS 36. It arrange
  • the third contact region 9 is configured by a ring-shaped planar pattern extending in an annular shape so as to surround the periphery of the pMOS 35 and the nMOS 36.
  • a second conductivity type (p + -type) first current suppressing layer 21 is provided at a lower portion of the semiconductor substrate 1 so as to be separated from the first well region 2.
  • the first current suppressing layer 21 is provided on the entire lower surface of the semiconductor substrate 1 in parallel with the lower surface of the semiconductor substrate 1 and faces the entire bottom surface of the first well region 2. Yes.
  • the first current suppressing layer 21 is formed with an impurity concentration higher than that of the semiconductor substrate 1, and is formed with an impurity concentration of, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 21 / cm 3 .
  • the first current suppression layer 21 is also separated from the breakdown voltage region 4 and the isolation region 5.
  • a second current suppression layer 22 of the first conductivity type (n + type) is provided under the first current suppression layer 21.
  • the upper surface of the second current suppression layer 22 is in contact with the first current suppression layer 21, and the lower surface of the second current suppression layer 22 is exposed from the lower surface of the semiconductor substrate 1.
  • the second current suppression layer 22 is provided on the entire lower surface of the semiconductor substrate 1 and faces the entire bottom surface of the first well region 2.
  • the second current suppression layer 22 is formed with an impurity concentration higher than that of the semiconductor substrate 1, and is formed with an impurity concentration of, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 21 / cm 3 .
  • the second current suppression layer 22 is also separated from the breakdown voltage region 4 and the isolation region 5.
  • the thickness T1 of the first current suppression layer 21 is approximately the same as the thickness T2 of the second current suppression layer 22.
  • p-type impurity ions such as boron (B) are implanted into the entire back surface of the semiconductor substrate 1 with high energy. Thereafter, the implanted ions are activated by performing heat treatment, and the activated p-type impurity element is thermally diffused to a desired depth to form the first current suppression layer 21. Then, n-type impurity ions such as arsenic (As) and phosphorus (P) are implanted into the entire back surface of the semiconductor substrate 1 with a projection range shallower than the first current suppression layer 21 when viewed from the back surface of the semiconductor substrate 1. To do. Thereafter, the implanted ions are activated by performing heat treatment to form the second current suppression layer 22.
  • As arsenic
  • P phosphorus
  • the first current suppression layer 21 and the second current suppression layer 21 provided below the semiconductor substrate 1 immediately below the first well region 2 and spaced from the first well region 2.
  • a current suppression layer 22 is provided. Accordingly, a diffusion potential at the pn junction interface between the first current suppression layer 21 and the second current suppression layer 22 exists between the first well region 2 and the lower surface of the semiconductor substrate 1, and a potential barrier due to the potential difference exists. To do.
  • the depletion layer 10 is generated at the pn junction interface.
  • the thickness d sub of the semiconductor substrate 1 is such that the depletion layer 10 is not in contact with the first current suppression layer 21, in other words, the depletion layer 10 is the first.
  • the thickness is separated from the current suppression layer 21. If the depletion layer 10 is not in contact with the second current suppression layer 22, a current suppression effect can be obtained. Therefore, when the breakdown voltage can be tolerated, the depletion layer 10 is in contact with the first current suppression layer 21. You can also.
  • the length d dep of the depletion layer 10 when the VS potential is 600 V is about 150 ⁇ m
  • the length d dep of the depletion layer 10 when the VS potential is 1200 V is about 200 ⁇ m.
  • Each of the thickness T1 of the first current suppression layer 21 and the thickness T2 of the second current suppression layer 22 is about 0.5 ⁇ m to about 20 ⁇ m. Since the depth of the first well region 2 is about 10 ⁇ m, the depth of the first well region 2 is taken into consideration, so that the depletion layer 10 is separated from the first current suppression layer 21 from the upper surface of the semiconductor substrate 1.
  • the thickness d sub to 1 current suppression layer 21 is set.
  • the thickness d sub of the semiconductor substrate 1 is about 160 ⁇ m or more. In the case of the 1200 V specification, it is preferable that the thickness d sub of the semiconductor substrate 1 is about 210 ⁇ m or more. In other words, the distance L1 between the bottom surface of the first well region 2 and the first current suppressing layer 21 is about 150 ⁇ m or more for the 600 V specification, and about 200 ⁇ m or more for the 1200 V specification. It is preferable that
  • the semiconductor integrated circuit 40 according to the first embodiment is mounted on a wiring board 70 as a semiconductor chip 30 as shown in FIG.
  • a die pad 72 made of a conductive metal material and a wire connecting portion 73 are arranged on the upper surface of a core material 71 made of an insulating material such as ceramics.
  • the die pad 72 and the wire connection portion 73 are formed integrally with each other and are electrically connected.
  • a protective film 74 made of an insulating material is provided on the upper surface of the core material 71, and the die pad 72 and the wire connection part 73 are exposed from the opening provided in the protective film 74.
  • the semiconductor chip 30 is bonded and fixed to the die pad 72 between the lower surface of the semiconductor substrate 1 and the upper surface of the die pad 72 via an adhesive 80 made of, for example, conductive silver paste.
  • a GND terminal 46 is provided on the upper surface of the semiconductor chip 30, and the GND terminal 46 is electrically connected to the wire connection portion 73 via a bonding wire 81.
  • the GND potential is applied to the die pad 72 and the wire connection portion 73.
  • the GND potential is also applied to the second current suppression layer 22.
  • the application of the GND potential on the lower surface of the semiconductor substrate 1 can be performed so that the semiconductor chip 30 does not affect other semiconductor chips or circuits as a stray capacitance after the semiconductor chip 30 is mounted on the wiring substrate 70. This is performed for the purpose of stabilizing the power supply potential.
  • the VB potential as the first potential and the VS potential as the second potential are biased in the reverse direction at the pn junction interface between the first well region 2 and the second well region 3 in the normal operation of the semiconductor integrated circuit 40. Potential.
  • the semiconductor integrated circuit 40 uses a self-separating IC process.
  • the semiconductor integrated circuit 40 manufactured by the self-isolation type IC process as shown in FIG. 3, the p ⁇ -type second well region 3, the n-type first well region 2, p ⁇ A parasitic pnp bipolar transistor 29 made of a type semiconductor substrate 1 is formed.
  • the base, emitter, and collector of the parasitic pnp bipolar transistor 29 are connected to the VB terminal 44, the VS terminal 43, and the GND terminal 46, respectively.
  • the parasitic pnp bipolar transistor 29 does not operate. However, when the VB potential is lowered by 0.6 V or more, which is the diffusion potential at the silicon pn junction interface, from the VS potential due to the surge, that is, the potential relationship is VB potential ⁇ (VS potential ⁇ 0.6 [V]). In this case, the parasitic pnp bipolar transistor 29 is turned on.
  • a bootstrap capacitor 56 as an external element is connected between the VB terminal 44 and the VS terminal 43.
  • a potential difference (VB-VS voltage) between the VB potential applied to the VB terminal 44 and the VS potential applied to the VS terminal 43 is maintained by the electric charge charged in the bootstrap capacitor 56.
  • the VB terminal 44 is connected to a bootstrap diode 55 and other wirings.
  • a load 57 and other wirings are connected to the VS terminal 43.
  • the connected thing is different between the VB terminal 44 and the VS terminal 43, and the parasitic capacitance added is different between the VB terminal 44 and the VS terminal 43. Therefore, when the VS potential fluctuates, the VB potential may not sufficiently follow. is there. Therefore, when the VS potential fluctuates due to a surge, the potential difference between the VB potential and the VS potential may not be maintained. Therefore, when the difference between the VB potential and the VS potential is large, VB potential ⁇ (VS potential ⁇ 0.6 [V]).
  • the VB potential is lowered by 0.6 V or more than the VS potential due to a surge and the parasitic pnp bipolar transistor 29 is turned on will be described with reference to FIG. .
  • the potential of the lower surface of the semiconductor substrate 1 is fixed by applying the GND potential.
  • a current path is formed between the VS terminal 43 to which the high voltage on the high side circuit side (HV high potential side potential) is applied and the GND terminal 46, that is, from the second well region 3 to the lower surface of the semiconductor substrate 1. Is done.
  • the parasitic pnp bipolar transistor 29 in the vertical direction of the substrate has a large area, and a large current flows from the second well region 3 to the lower surface of the semiconductor substrate 1, so that a large current flows. For this reason, malfunction or malfunction occurs in the semiconductor integrated circuit 40 due to heat generated by a large current, which causes a decrease in reliability.
  • FIG. 15 a semiconductor integrated circuit having a structure in which an n + -type current suppression layer 22x is provided below the semiconductor substrate 1 is considered.
  • a potential barrier due to the potential difference at the pn junction interface between the semiconductor substrate 1 and the current suppression layer 22x exists between the first well region 2 and the lower surface of the semiconductor substrate 1.
  • This pn junction interface has a diffusion potential, and even when no bias is applied, the current suppression layer 22x is higher than the substrate potential in the region between the first well region 2 and the current suppression layer 22x (semiconductor substrate 1).
  • the potential is as high as 0.6 V (diffusion potential at the pn junction interface of silicon).
  • a potential barrier due to the current suppression layer 22 x exists in the current path in the vertical direction of the substrate of the parasitic pnp bipolar transistor 29 (current path from the second well region 3 to the lower surface of the semiconductor substrate 1), and the collector of the parasitic pnp bipolar transistor 29 Is not directly connected to the lower surface of the semiconductor substrate 1, the current flowing in the current path in the vertical direction of the substrate, in other words, the movement of carriers can be suppressed.
  • the collector current of the parasitic pnp bipolar transistor 29 is changed from the bottom surface of the first well region 2 to the semiconductor as shown by the broken arrow in FIG.
  • the current flows to the separation region 5 through the substrate 1 and is drawn out to the ground electrode 5a to which the GND potential is applied.
  • This current path can increase the resistance component by increasing the width W n of the breakdown voltage region 4 between the first well region 2 and the isolation region 5, so that the current amplification factor H of the parasitic pnp bipolar transistor 29 can be increased.
  • the FE can be lowered, and the operation of the parasitic pnp bipolar transistor can be suppressed.
  • the width W n of the withstand voltage region 4 is usually about 100 ⁇ m for the 600 V specification and about 200 ⁇ m for the 1200 V specification in order to ensure the withstand voltage. With this width W n of the breakdown voltage region 4, the resistance component of the current path from the bottom surface of the first well region 2 through the semiconductor substrate 1 to the breakdown voltage region 4 is high, so that the parasitic pnp bipolar transistor 29 The collector current does not flow as a large current.
  • the current suppression layer 22 x is provided below the semiconductor substrate 1, but when the VB potential decreases by 0.6 V or more than the VS potential due to a surge. If the potential on the upper portion of the current suppression layer 22x is increased, there is a possibility that current flows in the vertical direction due to the operation of the parasitic pnp bipolar transistor 29.
  • the p + -type first current suppression is provided above (upper stage) the n + -type second current suppression layer 22.
  • the potential barrier above the second current suppression layer 22 can be increased as compared with the semiconductor integrated circuit according to the comparative example shown in FIG. 15. This is because in the p + -type first current suppression layer 21, the acceptor level is closer to the valence band than the p ⁇ -type semiconductor substrate 1, and the difference between the donor level and the acceptor level is large.
  • the parasitic pnp bipolar transistor When the 29 collector current flows through the current path from the bottom surface of the first well region 2 to the isolation region 5 via the semiconductor substrate 1, a potential difference is generated in the lateral direction by the resistor R2 of the semiconductor substrate 1.
  • the potential of the upper portion of the current suppression layer 22x rises due to this potential difference, the pn junction formed by the p ⁇ type semiconductor substrate 1 and the n + type current suppression layer 22x is forward-biased, and current is applied to the GND electrode on the back surface.
  • the p + -type first current suppression is provided above (upper stage) the n + -type second current suppression layer 22.
  • the layer 21 is provided, and the resistance R1 of the first current suppression layer 21 is smaller than the resistance of the semiconductor substrate 1.
  • the collector current of the parasitic pnp bipolar transistor 29 flows from the bottom surface of the first well region 2 to the isolation region 5 via the semiconductor substrate 1 or the first current suppression layer 21.
  • the potential difference in the lateral direction due to the resistance of the current path can be reduced. Therefore, it is possible to suppress an increase in the potential of the upper portion of the current suppression layer 22x due to this potential difference, and it is possible to prevent carriers (holes) from flowing in the vertical direction and reaching the back surface.
  • the n + -type second current suppression layer 22 is provided on the lower surface of the semiconductor substrate 1, and p is further formed on the second current suppression layer 22.
  • the potential of the upper portion of the second current suppression layer 22 is increased.
  • a barrier can be formed.
  • the operation of the parasitic pnp bipolar transistor 29 can be suppressed without requiring a complicated process, and an HVIC with a high noise tolerance can be realized.
  • first current suppression layer 21 and the second current suppression layer 22 are provided on the entire lower surface of the semiconductor substrate 1 .
  • first current suppression layer 21 and the second current suppression layer 22 are provided. May be selectively (locally) provided on the lower surface of the semiconductor substrate 1 so as to face at least the first well region 2.
  • the first current suppression layer 21 may be locally (selectively) formed on a part of the lower surface of the semiconductor substrate 1 so as to face the first well region 2.
  • a photoresist film is patterned on a portion other than the first well region 2 on the lower surface of the semiconductor substrate 1 by a photolithography technique. Then, using the patterned photoresist film as a mask, p-type impurity ions such as B are implanted with high energy.
  • n-type impurity ions such as As and P are implanted into the entire back surface of the semiconductor substrate 1 with a projection range shallower than the first current suppression layer 21 when viewed from the back surface of the semiconductor substrate 1. Thereafter, the implanted ions are activated by performing heat treatment to form the second current suppression layer 22.
  • the first current suppression layer 21 and the second current suppression layer 22 are locally (selectively) partially on the lower surface of the semiconductor substrate 1 so as to face the first well region 2. May be provided respectively.
  • a photoresist film is patterned on a portion other than the first well region 2 on the lower surface of the semiconductor substrate 1 by photolithography. Then, using the patterned photoresist film as a mask, p-type impurity ions such as B are implanted with high energy.
  • n-type impurity ions such as As and P are ion-implanted with a projection range shallower than that of the first current suppression layer 21 when viewed from the back surface of the semiconductor substrate 1.
  • heat treatment is performed to activate the implanted ions, and the first current suppression layer 21 and the second current suppression layer 22 are selectively formed.
  • the second current suppression layer 22 may be locally (selectively) formed on a part of the lower surface of the semiconductor substrate 1 so as to face the first well region 2.
  • p-type impurity ions such as B are implanted into the entire lower surface of the semiconductor substrate 1 with high energy. Thereafter, the implanted ions are activated by performing heat treatment to form the first current suppression layer 21.
  • a photoresist film is patterned on a portion other than the first well region 2 on the lower surface of the semiconductor substrate 1 by a photolithography technique, and n-type impurity ions such as As and P are formed using the patterned photoresist film as a mask. Then, ions are implanted with a projection range shallower than the first current suppression layer 21 when viewed from the back surface of the semiconductor substrate 1. After removing the remaining photoresist film, heat treatment is performed to activate the implanted ions, and the second current suppression layer 22 is selectively formed.
  • At least one of the first current suppression layer 21 and the second current suppression layer 22 is selectively (locally) so as to face at least the first well region 2 on the lower surface of the semiconductor substrate 1. Even if it is provided), the operation of the parasitic pnp bipolar transistor 29 can be suppressed.
  • the thickness T1 of the first current suppression layer 21 and the thickness T2 of the second current suppression layer 22 are the same is illustrated, but the thickness T1 of the first current suppression layer 21 and The thickness T2 of the second current suppression layer 22 may be different from each other.
  • the thickness T ⁇ b> 1 of the first current suppression layer 21 may be thicker than the thickness T ⁇ b> 2 of the second current suppression layer 22.
  • the thickness T1 of the first current suppression layer 21 may be smaller than the thickness T2 of the second current suppression layer 22.
  • the thickness T1 of the first current suppression layer 21 and the thickness T2 of the second current suppression layer 22 are, for example, an acceleration voltage at the time of ion implantation for forming the first current suppression layer 21 and the second current suppression layer 22 and It can be adjusted as appropriate by adjusting the projection range and the like.
  • the structure in which the first current suppression layer 21 and the second current suppression layer 22 are in contact is illustrated, but the first current suppression layer 21 and the second current suppression layer 22 are not necessarily in contact with each other.
  • the first current suppression layer 21 and the second current suppression layer 22 may be separated from each other, and the first current suppression layer 21 may be provided above (upper stage) the second current suppression layer 22.
  • a p ⁇ type semiconductor layer 26 may be provided between the second current suppression layer 22 and the first current suppression layer 21.
  • the structure shown in FIG. 10 adjusts the acceleration voltage, the projection range, and the like at the time of ion implantation for forming the first current suppression layer 21 and the second current suppression layer 22, so that the first current suppression layer 21 and the second current suppression layer 22 are adjusted.
  • the second current suppression layers 22 are formed apart from each other. As a result, a part of the semiconductor substrate 1 of the second current suppression layer 22 and the first current suppression layer 21 becomes the p ⁇ type semiconductor layer 26.
  • the impurity element of the second current suppression layer 22 and the impurity element of the first current suppression layer 21 are compensated for each other to form a p ⁇ type semiconductor layer or a high resistance layer such as an i type (intrinsic semiconductor). May be.
  • the semiconductor integrated circuit 40A according to the second embodiment of the present invention has substantially the same configuration as the semiconductor integrated circuit 40 according to the first embodiment, but the configuration of the semiconductor substrate is different. That is, in the semiconductor integrated circuit 40 according to the first embodiment, the p ⁇ type semiconductor substrate 1 is used as shown in FIG. In contrast, in the semiconductor integrated circuit 40A according to the second embodiment, as shown in FIG. 11, a second conductivity type (p - type) first conductivity type by, for example, epitaxial growth on the semiconductor substrate 1a of the (n - -type The semiconductor substrate 23 provided with the semiconductor layer 1b is used. In the high-side circuit region 1A of the semiconductor substrate 23, an n + type buried region 27 having a higher impurity concentration than the semiconductor substrate 1a and the semiconductor layer 1b is provided between the semiconductor substrate 1a and the semiconductor layer 1b. Yes.
  • the first well region 2 and the isolation region 5 are provided in the semiconductor layer 1b.
  • the first well region 2 is provided on the semiconductor layer 1 b on the buried region 27 so as to be in contact with the buried region 27.
  • the isolation region 5 is formed with a depth reaching the semiconductor substrate 1a.
  • the second current suppression layer 22 is provided below the semiconductor substrate 1 a immediately below the first well region 2 and spaced from the first well region 2 and the buried region 27.
  • the breakdown voltage region 4 is provided between the first well region 2 and the isolation region 5, but in the second embodiment, as shown in FIG.
  • a semiconductor layer 1b is provided between the first well region 2 and the isolation region 5 in place of the breakdown voltage region 4 of FIG. Therefore, the n + -type third contact region 9 is provided on the first well region 2 and the semiconductor layer 1b and over the first well region 2 and the semiconductor layer 1b.
  • Other configurations are the same as those of the first embodiment.
  • the semiconductor integrated circuit 40A according to the second embodiment includes a high concentration buried region provided between the semiconductor substrate 1a and the semiconductor layer 1b so as to be in contact with the first well region 2 in the high side circuit region 1A. 27. Accordingly, the base concentration of the parasitic pnp bipolar transistor 29 is increased, it is possible to lower the current amplification factor H FE of the parasitic pnp bipolar transistor 29, it is possible to suppress the operation of the parasitic pnp bipolar transistor 29.
  • the semiconductor integrated circuit 40A according to the second embodiment is similar to the first embodiment in the first well region 2 below the semiconductor substrate 1a immediately below the first well region 2 in the high side circuit region 1A. And a first current suppression layer 21 and a second current suppression layer 22 provided apart from the embedded region 27. Therefore, similarly to the first embodiment, the operation of the parasitic pnp bipolar transistor 29 can be suppressed. As a result, the semiconductor integrated circuit 40A according to the second embodiment can further suppress the operation of the parasitic pnp bipolar transistor 29 as compared with the first embodiment.
  • the semiconductor integrated circuit 40B according to the third embodiment of the present invention has substantially the same configuration as the semiconductor integrated circuit 40A according to the second embodiment, but the configuration of the semiconductor substrate is different. That is, in the semiconductor integrated circuit 40A according to the second embodiment, as shown in FIG. 11, the semiconductor substrate 23 in which the n ⁇ type semiconductor layer 1b is provided on the p ⁇ type semiconductor substrate 1a is used. On the other hand, in the semiconductor integrated circuit 40B according to the third embodiment, as shown in FIG. 12, the second conductivity type (p ⁇ type) semiconductor is formed on the second conductivity type (p ⁇ type) semiconductor substrate 1a. The semiconductor substrate 24 provided with the layer 1c is used. In the high-side circuit region 1A of the semiconductor substrate 24, an n + type buried region 27 having a higher impurity concentration than the semiconductor substrate 1a and the semiconductor layer 1c is provided between the semiconductor substrate 1a and the semiconductor layer 1c. .
  • the isolation region 5 is provided in the semiconductor layer 1c with a depth reaching the semiconductor substrate 1a.
  • a first conductivity type (n ⁇ type) third well region 25 is provided in the semiconductor layer 1c.
  • the first well region 2 is provided inside the third well region 25.
  • the first well region 2 is provided on the buried region 27 so as to be in contact with the buried region 27 inside the third well region 25.
  • the semiconductor layer 1b is provided between the first well region 2 and the isolation region 5.
  • a third well region 25 is provided between the first well region 2 and the isolation region 5 in place of the semiconductor layer 1b shown in FIG. Therefore, the n + -type third contact region 9 is provided over the first well region 2 and the third well region 25 above each of the first well region 2 and the third well region 25.
  • Other configurations are the same as those of the second embodiment.
  • the semiconductor integrated circuit 40B according to the third embodiment includes a high concentration buried region provided between the semiconductor substrate 1a and the semiconductor layer 1c so as to be in contact with the first well region 2 in the high side circuit region 1A. 27. Accordingly, the base concentration of the parasitic pnp bipolar transistor 29 is increased, it is possible to lower the current amplification factor H FE of the parasitic pnp bipolar transistor 29, it is possible to suppress the operation of the parasitic pnp bipolar transistor 29.
  • the semiconductor integrated circuit 40B according to the third embodiment is similar to the first embodiment in the first well region 2 below the semiconductor substrate 1a immediately below the first well region 2 in the high side circuit region 1A. And a first current suppression layer 21 and a second current suppression layer 22 provided apart from the embedded region 27. Therefore, similarly to the first embodiment, the operation of the parasitic pnp bipolar transistor 29 can be suppressed. As a result, the semiconductor integrated circuit 40B according to the third embodiment can further suppress the operation of the parasitic pnp bipolar transistor 29 as compared with the first embodiment, similarly to the second embodiment.
  • a semiconductor integrated circuit 40C is a power IC including a control circuit 31, a level shift circuit 32, a drive circuit 33a, and the like.
  • the semiconductor integrated circuit 40C drives, for example, the power switching element S3 of the step-down converter 60 as a drive target.
  • the step-down converter 60 includes a diode 61, a capacitor 62, a coil 63, a power switching element S3, and the like.
  • the power switching element S3 is composed of an active element such as an IGBT.
  • the drive circuit 33a includes a gate drive circuit 34a.
  • the gate drive circuit 34a has the same configuration as the gate drive circuit 34 of the first embodiment. Specifically, the source of the pMOS 35 is connected to the VB terminal 44, and the drain of the pMOS 35 is connected to the drain of the nMOS 36. The source of the nMOS 36 is connected to the VS terminal 43. The connection point between the pMOS 35 and the nMOS 36 is connected to the gate of the power switching element S3 constituting the step-down converter 60.
  • the gate drive circuit 34a operates with the VS potential as the second potential applied to the VS terminal 43 as the reference potential and the VB potential as the first potential applied to the VB terminal 44 as the power supply potential, and the level shift circuit 32.
  • a drive signal is output from the output terminal 42 on the basis of the signal received from, and the power switching element S3 of the step-down converter 60 is driven.
  • the semiconductor integrated circuit that drives the power switching element S3 of the step-down converter 60 has been described.
  • the present invention is not limited to this, and includes, for example, a lift converter, a flyback converter,
  • the present invention can be applied to a semiconductor integrated circuit that drives a power switching element such as a forward converter.
  • 1st main electrode (source electrode) 13 Second main electrode region (drain region) 13a ... Second main electrode (drain electrode) 14 ... second contact region 14a ... second contact electrodes 15, 16 ... gate insulating films 17, 18 ... gate electrode 20 ... interlayer insulating film 21 ... first current suppressing layer 22 ... second current suppressing layer 22x ... current suppressing layer 23 , 24 ... Semiconductor substrate 25 ... Third well region 26 ... Semiconductor layer 27 ... Buried region 29 ... Parasitic pnp bipolar transistor 30 ... Semiconductor chip 31 ... Control circuit 32 ... Level shift circuit 33 ... High-side drive circuit 33a ... Drive circuit 34 , 34a ... gate drive circuit 35 ...

Abstract

高耐圧ＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路を提供する。第１導電型の第１ウエル領域（２）と、第１ウエル領域（２）の上部に設けられた第２導電型の第２ウエル領域（３）と、第１ウエル領域（２）の直下の第２導電型の半導体基板（１）の下部に第１ウエル領域（２）から離間して設けられ、半導体基板（１）よりも高不純物濃度の第２導電型の第１電流抑制層（２１）と、第１電流抑制層（２１）の下に半導体基板（１）の下面に露出するように設けられた第１導電型の第２電流抑制層（２２）とを備える。

Description

半導体集積回路
　本発明は、電力用スイッチング素子の制御用ＩＣとして用いることのできる高耐圧ＩＣ（以下、「ＨＶＩＣ」と称する）として機能する電力用の半導体集積回路に関する。
　主に低容量のインバータでは、電力変換用ブリッジ回路の電力用スイッチング素子をＨＶＩＣにより駆動・制御している。ＨＶＩＣは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路等を備えている。ＨＶＩＣは、入力端子から入力された信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、ＨＶＩＣからの信号を受けた高圧側及び低圧側の電力用スイッチング素子がそれぞれ動作することで電力変換を行う。
　高圧側電力用スイッチング素子を駆動するハイサイド駆動回路は、例えばｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳ（相補型ＭＯＳ）回路で構成することが可能である。ハイサイド駆動回路は、ＶＳ電位を基準電位とし、ＶＢ電位を電源電位として動作し、レベルシフト回路から受け取った信号を元に出力端子から駆動信号を出力する。ＶＢ電位はＨＶＩＣに印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ等でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側電力用スイッチング素子と低圧側電力用スイッチング素子との接続点である出力ノード部の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
　このようなＨＶＩＣにおいては、電力用スイッチング素子の動作によって生じる様々なノイズが入力されることがある。このため、ノイズに耐えて誤動作や動作不能を起こさないノイズ耐量を実現し、高い信頼性を確保することがＨＶＩＣの設計では重要である。ノイズ耐量を上げるには寄生素子の動作抑制が必要であり、特にハイサイド回路領域直下（ｎＭＯＳトランジスタ駆動回路周辺）の基板縦方向に形成される寄生素子の動作抑制が重要である。これは、基板縦方向の寄生素子は面積が大きく、大電流が流れ易いためである。
　なお、特許文献１には、ｐ型半導体基板とｎ型半導体層との間にｎ型高濃度埋込領域を設けることにより、寄生ｐｎｐトランジスタの動作を抑制する技術が開示されている。また、特許文献２には、ｎ型ウエル領域にクランプ用のｐＭＯＳトランジスタを設けることにより、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制する技術が開示されている。
特開２００４－４７９３７号公報 ＷＯ２０１４／０５８０２８号公報
　上記問題に鑑み、本発明は、ＨＶＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路を提供することを目的とする。
　本発明の一態様は、（ａ）第１導電型の第１ウエル領域と、（ｂ）第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、（ｃ）第１ウエル領域の直下の第２導電型の半導体基板の下部に第１ウエル領域から離間して設けられ、半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、（ｄ）第１電流抑制層下に半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層とを備える半導体集積回路であることを要旨とする。
　本発明によれば、ＨＶＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路を提供することができる。
本発明の第１の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第１の実施形態に係る半導体集積回路のハイサイド回路領域に着目した平面レイアウトを示す要部平面図である。 図２のＩＩ－ＩＩ線に沿った断面構造を示す要部断面図である。 本発明の第１の実施形態に係る半導体集積回路において、空乏層の拡がりを示す要部断面図である。 本発明の第１の実施形態に係る半導体集積回路を配線基板上に実装した状態を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の他の一例を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の更に他の一例を示す要部断面図である。 本発明の第１の実施形態の第２の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第１の実施形態の第３の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第２の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第３の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第４の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第４の実施形態に係る半導体集積回路を用いた降圧コンバータの概略構成を示す回路図である。 比較例に係る半導体集積回路の断面構造を示す要部断面図である。
　以下において、本発明の第１～第４の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　本明細書において、「第１主電極領域」「第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」「第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。
　即ち、「第１主電極領域」「第３主電極領域」がソース領域であれば、「第２主電極領域」「第４主電極領域」はドレイン領域を意味する。「第１主電極領域」「第３主電極領域」がエミッタ領域であれば、「第２主電極領域」「第４主電極領域」はコレクタ領域を意味する。「第１主電極領域」「第３主電極領域」がアノード領域であれば、「第２主電極領域」「第４主電極領域」はカソード領域を意味する。以下の第１乃至第４の実施形態では、絶縁ゲート型トランジスタを集積化したパワーＩＣに着目して説明するので、便宜上、ソース領域を「第１主電極領域」「第３主電極領域」、ドレイン領域を「第２主電極領域」「第４主電極領域」と呼ぶが、選択の問題であり、ソース領域が「第２主電極領域」「第４主電極領域」等であっても構わない。
　以下の第１乃至第４の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及びは、＋及びの付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
　更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体集積回路の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
（第１の実施形態）
　図１に示すように、本発明の第１の実施形態に係る半導体集積回路４０は、制御回路３１、レベルシフト回路３２、ハイサイド駆動回路３３及びローサイド駆動回路（図示せず）等を備えたパワーＩＣである。第１の実施形態に係る半導体集積回路４０は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部５０を駆動する高耐圧のパワーＩＣである。第１の実施形態に係る半導体集積回路４０は、入力端子４１から入力された信号に応じて、電力変換部５０を構成する電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子４２から出力する。
　図１に示すように、電力変換部５０は、高圧側電力用スイッチング素子（以下において「高圧側スイッチング素子」と略記する。）Ｓ１と、低圧側電力用スイッチング素子（以下において「低圧側スイッチング素子」と略記する。）Ｓ２とを直列に接続して出力回路を構成している。図１においては、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、他の電力用スイッチング素子でも構わない。高圧側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低圧側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続されている。
　高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＨＶと、主電源ＨＶの負極側であるグランド（ＧＮＤ）電位との間に直列で接続されている。第２電位としてのＶＳ電位が印加されるＶＳ端子４３は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点５１に接続される。接続点５１は、電力変換用ブリッジ回路の一相分である電力変換部５０の出力点である。接続点５１とＧＮＤ電位との間には、低圧側スイッチング素子Ｓ２が接続される。接続点５１には負荷５７として例えばモータ等が接続される。
　半導体集積回路４０の動作中、ＶＳ端子４３に印加されるＶＳ電位は、出力回路を構成する高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補にオン・オフされることによって、主電源ＨＶの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。
　ハイサイド駆動回路３３は、ゲート駆動回路３４を備えている。ゲート駆動回路３４は、第１能動素子として例えばｎＭＯＳトランジスタ（以下において「ｎＭＯＳ」と略記する。）３６と、第２能動素子として例えばｐＭＯＳトランジスタ（以下において「ｐＭＯＳ」と略記する。）３５とのＣＭＯＳ回路で構成されている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。
　ゲート駆動回路３４は、ＶＳ端子４３に印加されるＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して高圧側スイッチング素子Ｓ１を駆動する。
　制御回路３１は、ＧＮＤ（グランド）端子４６に印加されるＧＮＤ電位を基準電位とし、ＶＣＣ端子４５に印加されるＶＣＣ電位を電源電位として動作し、高圧側スイッチング素子Ｓ１をオン・オフするためのハイサイド側のオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイド側のオン・オフ信号を生成する。ＧＮＤ電位は共通電位である。
　レベルシフト回路３２は、制御回路３１によって生成されたローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。
　第１の実施形態に係る半導体集積回路４０では、高圧側スイッチング素子Ｓ１を駆動する場合、制御回路３１によって高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路３２によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路３３に入力される。
　制御回路３１からハイサイド駆動回路３３に入力されたオン・オフ信号は、ゲート駆動回路３４を介して高圧側スイッチング素子Ｓ１のゲートに入力される。高圧側スイッチング素子Ｓ１は、制御回路３１からのオン・オフ信号に基づいてオン・オフされる。
　ＶＣＣ端子４５とＶＢ端子４４との間には外付け素子としてのブートストラップダイオード５５が接続される。ＶＢ端子４４とＶＳ端子４３との間には外付け素子としてのブートストラップコンデンサ５６が接続される。これらのブートストラップダイオード５５及びブートストラップコンデンサ５６は、高圧側スイッチング素子Ｓ１の駆動電源を生成する。
　ＶＢ電位は半導体集積回路４０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ５６でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点（出力ノード部）５１の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
　次に、第１の実施形態に係る半導体集積回路４０の具体的な構造について説明する。図２及び図３に示すように、第１の実施形態に係る半導体集積回路４０は、第２導電型（ｐ－型）の半導体基板１に自己分離型ＩＣプロセスによって作製された素子分離構造によってパワーＩＣを構成している。半導体基板１は例えば比抵抗が１００Ωｃｍ程度以上の単結晶シリコン基板で構成されている。
　図３に示すように、半導体基板１の主面側である上面側の上部（表層部）には第１導電型（ｎ型）の第１ウエル領域２が選択的に設けられ、第１ウエル領域２の上部には第２導電型（ｐ－型）の第２ウエル領域３が選択的に埋め込まれている。半導体基板１の上部には第１導電型（ｎ－型）の耐圧領域４及び第２導電型（ｐ－型）の分離領域５が選択的に設けられている。第１及び第２ウエル領域２，３の各々は、半導体基板１のハイサイド回路領域１Ａに設けられている。第１ウエル領域２は、例えば１×１０１４～１×１０１７／ｃｍ３程度の不純物濃度で形成されている。第２ウエル領域３は、例えば１×１０１４～１×１０１８／ｃｍ３程度の不純物濃度で形成されている。
　図２及び図３に示すように、第１ウエル領域２は、耐圧領域４で周囲を囲まれ、且つ耐圧領域４と接している。耐圧領域４は、分離領域５で周囲を囲まれ、且つ分離領域５と接している。即ち、耐圧領域４は、第１ウエル領域２と分離領域５との間に設けられ、第１ウエル領域２及び分離領域５の各々と接している。耐圧領域４は、第１ウエル領域２よりも低い不純物濃度で形成されている。分離領域５は、半導体基板１よりも高い不純物濃度で形成されている。
　図３に示すように、ｐＭＯＳ３５は、ｎ型の第１ウエル領域２の上部に構成された能動素子である。ｎＭＯＳ３６は、ｐ型の第２ウエル領域３の上部に構成された能動素子である。第１ウエル領域２は半導体基板１からｐＭＯＳ３５を電気的に分離する分離領域であり、第２ウエル領域３は第１ウエル領域２からｎＭＯＳ３６を電気的に分離する分離領域である。
　ｐＭＯＳ３５は、第１ウエル領域２の上部に選択的に設けられたｐ型の第１主電極領域（ソース領域）１２と、第１ウエル領域２の上部に第１ウエル領域２からなるチャネル形成領域を挟んで第１主電極領域１２から離間するように選択的に設けられたｐ型の第２主電極領域（ドレイン領域）１３とを有している。ｐＭＯＳ３５は、更に、チャネル形成領域の表面に選択的に設けられたゲート絶縁膜１６と、チャネル形成領域上にゲート絶縁膜１６を介して設けられたゲート電極１８とを有している。
　ｎＭＯＳ３６は、第２ウエル領域３の上部に選択的に設けられたｎ型の第３主電極領域（ソース領域）６と、第２ウエル領域３の上部にチャネル形成領域を挟んで第３主電極領域６から離間するように選択的に設けられたｎ型の第４主電極領域（ドレイン領域）７とを有している。ｎＭＯＳ３６は、更に、第２ウエル領域３の表面に選択的に設けられたゲート絶縁膜１５と、チャネル形成領域上にゲート絶縁膜１５を介して設けられたゲート電極１７とを有している。
　ゲート絶縁膜１５及び１６の各々は、例えば二酸化シリコン膜（ＳｉＯ２膜）で形成することが可能である。ゲート電極１７及び１８の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３の各々は、第１ウエル領域２よりも高い不純物濃度で形成されている。ｎＭＯＳ３６の第３主電極領域６及び第４主電極領域７の各々は、第２ウエル領域３よりも高い不純物濃度で形成されている。
　なお、二酸化シリコン膜としては、熱酸化法で形成する熱酸化膜や化学的気相成長（ＣＶＤ）法で形成する堆積酸化膜があるが、ＭＯＳトランジスタにおいては緻密性に優れた熱酸化膜をゲート絶縁膜１５，１６として用いることが好ましい。第１の実施形態では、ゲート絶縁膜１５，１６が二酸化シリコン膜からなるＭＯＳトランジスタを用いた場合で説明しているが、トランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜等の積層膜で形成されたＭＩＳＦＥＴでも構わない。
　図３に示すように、第１ウエル領域２の上部には、第１ウエル領域２よりも不純物濃度が高いｎ＋型の第１コンタクト領域８が選択的に設けられている。第１ウエル領域２及び耐圧領域４の上部には、第１ウエル領域２及び耐圧領域４に亘ってｎ＋型の第３コンタクト領域９が選択的に設けられている。第３コンタクト領域９は第１ウエル領域２及び耐圧領域４よりも高い不純物濃度で形成されている。第２ウエル領域３の上部には、第２ウエル領域３よりも不純物濃度が高いｐ＋型の第２コンタクト領域１４が選択的に設けられている。
　図３に示すように、半導体基板１の上面上には、ゲート電極１７及び１８を覆うようにして層間絶縁膜２０が設けられている。層間絶縁膜２０上には、接地電極５ａ，第３主電極６ａ，第４主電極７ａ，第１コンタクト電極８ａ，第３コンタクト電極９ａ，第１主電極１２ａ，第２主電極１３ａ，第２コンタクト電極１４ａの各々が設けられている。これらの電極５ａ，６ａ，７ａ，８ａ，９ａ，１２ａ，１３ａ及び１４ａは、例えばアルミニウム膜やアルミニウム合金膜等で形成されている。
　図３に示すように、接地電極５ａは、層間絶縁膜２０に埋め込まれた導電性プラグ５ｂを介して分離領域５と電気的に接続されている。第３主電極６ａは、層間絶縁膜２０に埋め込まれた導電性プラグ６ｂを介して半導体領域である第３主電極領域６と電気的に接続されている。第４主電極７ａは、層間絶縁膜２０に埋め込まれた導電性プラグ７ｂを介して半導体領域である第４主電極領域７と電気的に接続されている。
　図３に示すように、第１コンタクト電極８ａは、層間絶縁膜２０に埋め込まれた導電性プラグ８ｂを介して第１コンタクト領域８と電気的に接続されている。第３コンタクト電極９ａは、層間絶縁膜２０に埋め込まれた導電性プラグ９ｂを介して第３コンタクト領域９と電気的に接続されている。
　図３に示すように、第１主電極１２ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１２ｂを介して半導体領域である第１主電極領域１２と電気的に接続されている。第２主電極１３ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１３ｂを介して半導体領域である第２主電極領域１３と電気的に接続されている。第２コンタクト電極１４ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１４ｂを介して第２コンタクト領域１４と電気的に接続されている。
　図１及び図３から分かるように、接地電極５ａは、図１に示すＧＮＤ端子４６と電気的に接続され、このＧＮＤ端子４６を介してＧＮＤ電位が印加される。第３主電極６ａ及び第２コンタクト電極１４ａは、図１に示すＶＳ端子４３と電気的に接続され、このＶＳ端子４３を介してＶＳ電位が印加される。第１コンタクト電極８ａ、第３コンタクト電極９ａ、第１主電極１２ａは、図１に示すＶＢ端子４４と電気的に接続され、このＶＢ端子４４を介してＶＢ電位が印加される。
　即ち、分離領域５には基準電位としてのＧＮＤ電位が印加される。第１ウエル領域２及び耐圧領域４には、第１ウエル領域２及び耐圧領域４に亘って設けられた第３コンタクト領域９、及び第１ウエル領域２の内部に設けられた第１コンタクト領域８を介して、ＧＮＤ電位とは異なる第１電位としてのＶＢ電位が印加される。第２ウエル領域３には、第２コンタクト領域１４を介して、ＧＮＤ電位及びＶＢ電位とは異なる第２電位としてのＶＳ電位が印加される。ｐＭＯＳ３５の第１主電極領域１２にはＶＢ電位が印加され、ｎＭＯＳ３６の第３主電極領域６にはＶＳ電位が印加される。
　図２に示すように、第１コンタクト領域８は、平面形状がＬ字形で形成され、ｐＭＯＳ３５のゲート幅方向（ゲート電極１８の長手方向）に沿って伸びる第１部分がｐＭＯＳ３５の第１主電極領域１２と接触し、第１部分からｐＭＯＳ３５のゲート長方向（ゲート電極１８の幅方向）に沿って伸びる第２部分がｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３から離間するようにして配置されている。
　図２に示すように、第２コンタクト領域１４は、平面形状がコの字形で形成され、ｎＭＯＳ３６を囲むようにして配置されている。第２コンタクト領域１４は、ｎＭＯＳ３６のゲート幅方向（ゲート電極１７の長手方向）に沿って伸びる第１部分がｎＭＯＳ３６の第３主電極領域６と接触し、この第１部分からｎＭＯＳ３６のゲート長方向（ゲート電極１７の幅方向）に沿って伸びる第２部分及びこの第２部分からｎＭＯＳ３６のゲート幅方向に沿って伸びる第３部分がｎＭＯＳ３６の第３主電極領域６及び第４主電極領域７から離間するようにして配置されている。
　第３コンタクト領域９は、ｐＭＯＳ３５及びｎＭＯＳ３６の周囲を囲むようにして環状に延伸するリング状平面パターンで構成されている。
　図３に示すように、半導体基板１の下部には、第１ウエル領域２から離間して、第２導電型（ｐ＋型）の第１電流抑制層２１が設けられている。第１電流抑制層２１は、詳細に図示していないが、半導体基板１の下面の全面に、半導体基板１の下面に平行に設けられており、第１ウエル領域２の底面全体と対向している。第１電流抑制層２１は、半導体基板１よりも高い不純物濃度で形成され、例えば１×１０１４～１×１０２１／ｃｍ３程度の不純物濃度で形成されている。第１電流抑制層２１は、耐圧領域４及び分離領域５からも離間している。
　更に、第１電流抑制層２１の下には、第１導電型（ｎ＋型）の第２電流抑制層２２が設けられている。第２電流抑制層２２の上面は第１電流抑制層２１と接しており、第２電流抑制層２２の下面は、半導体基板１の下面から露出している。第２電流抑制層２２は、詳細に図示していないが、半導体基板１の下面の全面に設けられており、第１ウエル領域２の底面全体と対向している。第２電流抑制層２２は、半導体基板１よりも高い不純物濃度で形成され、例えば１×１０１４～１×１０２１／ｃｍ３程度の不純物濃度で形成されている。第２電流抑制層２２は、耐圧領域４及び分離領域５からも離間している。例えば、第１電流抑制層２１の厚さＴ１は、第２電流抑制層２２の厚さＴ２と同程度である。
　第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、半導体基板１の裏面全面に、ホウ素（Ｂ）等のｐ型不純物イオンを高エネルギで注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、更に活性化されたｐ型不純物元素を所望の深さまで熱拡散し、第１電流抑制層２１を形成する。そして、半導体基板１の裏面全面に、砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を形成する。
　即ち、第１の実施形態に係る半導体集積回路４０は、第１ウエル領域２の直下の半導体基板１の下部に第１ウエル領域２から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１ウエル領域２と半導体基板１の下面との間には第１電流抑制層２１と第２電流抑制層２２とのｐｎ接合界面部の拡散電位が存在し、電位差による電位障壁が存在する。
　半導体集積回路４０の通常動作では、図４に示すように、ｐ－型の半導体基板１及びｐ－型の分離領域５と、ｎ型の第１ウエル領域２及びｎ－型の耐圧領域４とのｐｎ接合界面部で空乏層１０が生じる。空乏層１０が第１電流抑制層２１に接触すると耐圧劣化の要因となる。したがって、第１の実施形態に係る半導体集積回路４０において、半導体基板１の厚さｄｓｕｂは、空乏層１０が第１電流抑制層２１に接触しない厚さ、換言すれば空乏層１０が第１電流抑制層２１から離間する厚さになっている。なお、空乏層１０が第２電流抑制層２２に接触しなければ電流抑制の効果は得られるため、耐圧劣化を許容できる場合は空乏層１０が第１電流抑制層２１に接触する構造とすることもできる。
　半導体集積回路４０では、耐圧仕様として主に６００Ｖ仕様と１２００Ｖ仕様とがある。ＶＳ電位が６００Ｖでの空乏層１０の長さｄｄｅｐは約１５０μｍ程度であり、ＶＳ電位が１２００Ｖでの空乏層１０の長さｄｄｅｐは約２００μｍ程度である。第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２のそれぞれは約０．５μｍ程度から約２０μｍ程度である。第１ウエル領域２の深さは約１０μｍ程度であるので、第１ウエル領域２の深さを考慮し、空乏層１０が第１電流抑制層２１から離間するように半導体基板１の上面から第１電流抑制層２１までの厚さｄｓｕｂを設定する。
　６００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを１６０μｍ程度以上とすることが好ましい。１２００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを２１０μｍ程度以上とすることが好ましい。また、別な表現をすると、第１ウエル領域２の底面と第１電流抑制層２１との間の距離Ｌ１を、６００Ｖ仕様の場合は約１５０μｍ程度以上とし、１２００Ｖ仕様の場合は約２００μｍ程度以上とすることが好ましい。
　第１の実施形態に係る半導体集積回路４０は、図５に示すように、半導体チップ３０として配線基板７０に実装される。配線基板７０は、例えばセラミックス等の絶縁性材料からなるコア材７１の上面に導電性の金属材料からなるダイパッド７２及びワイヤ接続部７３が配置されている。ダイパッド７２及びワイヤ接続部７３は互いに一体に形成され、電気的に接続されている。コア材７１の上面には絶縁性の材料からなる保護膜７４が設けられており、保護膜７４に設けられた開口部からダイパッド７２及びワイヤ接続部７３がそれぞれ露出している。
　半導体チップ３０は、半導体基板１の下面とダイパッド７２の上面との間に例えば導電性の銀ペーストからなる接着材８０を介してダイパッド７２に接着固定される。半導体チップ３０の上面にはＧＮＤ端子４６が設けられており、ＧＮＤ端子４６はボンディングワイヤ８１を介してワイヤ接続部７３と電気的に接続される。
　図５には図示していないが、ダイパッド７２及びワイヤ接続部７３にはＧＮＤ電位が印加される。この場合、半導体基板１の下面にはＧＮＤ電位が印加されるので、第２電流抑制層２２もＧＮＤ電位が印加される。半導体基板１の下面のＧＮＤ電位印加は、配線基板７０に半導体チップ３０を実装した後、半導体チップ３０が浮遊容量として他の半導体チップや回路に影響しないようにすることや、半導体チップ３０での電源電位を安定化させる等の目的で実施される。
　第１電位であるＶＢ電位及び第２電位であるＶＳ電位は、第１ウエル領域２と第２ウエル領域３との間のｐｎ接合界面部が半導体集積回路４０の通常動作で逆方向にバイアスされる電位である。
　第１の実施形態に係る半導体集積回路４０は、自己分離型ＩＣプロセスが用いられている。自己分離型ＩＣプロセスによって作製された半導体集積回路４０では、図３に示すように、ハイサイド回路領域１Ａに、ｐ－型の第２ウエル領域３、ｎ型の第１ウエル領域２、ｐ－型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９が形成される。寄生ｐｎｐバイポーラトランジスタ２９のベース、エミッタ、コレクタは、ＶＢ端子４４、ＶＳ端子４３、ＧＮＤ端子４６に夫々接続された状態となる。
　半導体集積回路４０の通常動作では、電源電位であるＶＢ電位は中間電位であるＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ２９は動作しない。しかしながら、サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合界面部の拡散電位である０．６Ｖ以上低下した場合、即ちＶＢ電位＜（ＶＳ電位－０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる。
　ここで、ＶＢ電位＜（ＶＳ電位－０．６［Ｖ］）の電位関係になる理由を詳しく説明すると、図１に示すように、半導体集積回路４０で電力変換部５０を駆動する場合、例えばＶＢ端子４４とＶＳ端子４３との間に外付素子としてのブートストラップコンデンサ５６が接続される。ブートストラップコンデンサ５６に充電された電荷でＶＢ端子４４に印加されるＶＢ電位とＶＳ端子４３に印加されるＶＳ電位との電位差（ＶＢ－ＶＳ間電圧）を保っている。ＶＢ端子４４には、ブートストラップダイオード５５、その他の配線等が接続される。ＶＳ端子４３には、負荷５７、その他の配線等が接続される。
　ＶＢ端子４４とＶＳ端子４３とでは接続される物が異なり、ＶＢ端子４４とＶＳ端子４３とでは付加される寄生容量が異なるため、ＶＳ電位が変動した場合にＶＢ電位が十分に追従できない場合がある。そのため、サージによりＶＳ電位が変動した際、ＶＢ電位とＶＳ電位との電位差を保持できない場合がある。したがって、ＶＢ電位とＶＳ電位の変動の違いが大きい場合にＶＢ電位＜（ＶＳ電位－０．６［Ｖ］）となることがある。
　ここで、従来の半導体集積回路（ＨＶＩＣ）において、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下し、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる場合について、図３を参照して説明する。従来の半導体集積回路（ＨＶＩＣ）では、図３に示した第１電流抑制層２１及び第２電流抑制層２２が無い構造であるため、半導体基板１の下面がＧＮＤ電位の印加により電位固定された場合、ハイサイド回路側の高電圧（ＨＶの高電位側電位）が印加されたＶＳ端子４３とＧＮＤ端子４６との間、即ち第２ウエル領域３から半導体基板１の下面に至る電流経路が形成される。この際、基板縦方向の寄生ｐｎｐバイポーラトランジスタ２９は面積が大きく、第２ウエル領域３から半導体基板１の下面に至る電流経路の面積も大きいため大電流が流れる。このため、大電流による発熱によって半導体集積回路４０に誤動作や動作不良が生じ、信頼性低下の要因となる。
　これに対して、図１５に比較例として示すように、半導体基板１の下部にｎ＋型の電流抑制層２２ｘを設けた構造の半導体集積回路を考える。比較例に係る半導体集積回路では、第１ウエル領域２と半導体基板１の下面との間には半導体基板１と電流抑制層２２ｘとのｐｎ接合界面部の電位差による電位障壁が存在している。このｐｎ接合界面部には拡散電位があり、バイアスを印加していない状態でも電流抑制層２２ｘが第１ウエル領域２と電流抑制層２２ｘとの間の領域（半導体基板１）の基板電位よりも０．６Ｖ（シリコンのｐｎ接合界面の拡散電位）程度高い電位になっている。
　したがって、寄生ｐｎｐバイポーラトランジスタ２９の基板縦方向の電流経路（第２ウエル領域３から半導体基板１の下面に至る電流経路）に電流抑制層２２ｘによる電位障壁が存在し、寄生ｐｎｐバイポーラトランジスタ２９のコレクタが半導体基板１の下面に直接つながらないので、基板縦方向の電流経路を流れる電流、換言すればキャリアの移動を抑制することができる。
　このため、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、寄生ｐｎｐバイポーラトランジスタ２９の動作に起因して大電流が流れることによる発熱によって半導体集積回路４０に生じる誤動作や動作不良を防止することができるので、信頼性向上を図ることができる。
　また、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流は、図１５中に破線の矢印で示すように、第１ウエル領域２の底面から半導体基板１を介して分離領域５に至る電流経路を流れ、ＧＮＤ電位が印加される接地電極５ａに引き抜かれる。この電流経路は、第１ウエル領域２と分離領域５との間の耐圧領域４の幅Ｗｎを広くすることで抵抗成分を高くすることができるので、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることが可能となり、寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。耐圧領域４の幅Ｗｎは、耐圧を確保するため、通常、６００Ｖ仕様で約１００μｍ程度、１２００Ｖ仕様で約２００μｍ程度になっている。この耐圧領域４の幅Ｗｎであれば、第１ウエル領域２の底面から半導体基板１を介して耐圧領域４に至る電流経路の抵抗成分が高いため、接地電極５ａに寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が大電流となって流れることはない。
　ここで、図１５に示した比較例に係る半導体集積回路では、半導体基板１の下部に電流抑制層２２ｘを設けているが、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合に、電流抑制層２２ｘの上部の電位が上がると、寄生ｐｎｐバイポーラトランジスタ２９の動作に起因して縦方向に電流が流れてしまう恐れがある。これに対して、第１の実施形態に係る半導体集積回路によれば、図３に示すように、ｎ＋型の第２電流抑制層２２の上方（上段）にｐ＋型の第１電流抑制層２１を設けることにより、図１５に示した比較例に係る半導体集積回路と比較して、第２電流抑制層２２の上部の電位障壁を大きくすることができる。ｐ＋型の第１電流抑制層２１では、ｐ－型の半導体基板１よりもアクセプタ準位が価電子帯に近く、ドナー準位とアクセプタ準位の差が大きくなるためである。
　更に、図１５に示した比較例に係る半導体集積回路においては、図１５中の破線の矢印で示すように、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が、第１ウエル領域２の底面から半導体基板１を介して分離領域５に至る電流経路を流れる際に、半導体基板１の抵抗Ｒ２で横方向に電位差が発生する。この電位差に起因して電流抑制層２２ｘの上部の電位が上がると、ｐ－型の半導体基板１とｎ＋型の電流抑制層２２ｘがなすｐｎ接合が順バイアスされ、裏面のＧＮＤ電極に電流が流れる恐れがある。これに対して、第１の実施形態に係る半導体集積回路によれば、図３に示すように、ｎ＋型の第２電流抑制層２２の上方（上段）にｐ＋型の第１電流抑制層２１が設けられており、第１電流抑制層２１の抵抗Ｒ１は半導体基板１の抵抗よりも小さい。このため、図３中に破線の矢印で示すように、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が、第１ウエル領域２の底面から半導体基板１又は第１電流抑制層２１を介して分離領域５に至る電流経路を流れる際に、電流経路の抵抗による横方向の電位差を低減することができる。したがって、この電位差に起因して電流抑制層２２ｘの上部の電位が上昇することを抑制でき、縦方向にキャリア（ホール）が流れて裏面に到達することを防止することができる。
　以上説明したように、第１の実施形態に係る半導体集積回路によれば、半導体基板１の下面にｎ＋型の第２電流抑制層２２を設け、更に第２電流抑制層２２の上段にｐ＋型の第１電流抑制層２１を設けることにより、図１５に示した比較例のｎ＋型の電流抑制層２２ｘのみを形成した構造と比較して、第２電流抑制層２２の上部の電位障壁を形成することができる。更に、横方向にキャリア（ホール）が流れて第２電流抑制層２２の上部の電位が上がった場合にも、半導体基板１の下面のＧＮＤ電極への電流を流れ難くすることができる。したがって、複雑な工程を必要とせずに、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができ、ノイズ耐量が大きいＨＶＩＣを実現可能となる。
　＜第１の変形例＞
　第１の実施形態では、半導体基板１の下面の全面に第１電流抑制層２１及び第２電流抑制層２２を設けた場合について説明したが、第１電流抑制層２１及び第２電流抑制層２２は、半導体基板１の下面に、少なくとも第１ウエル領域２と対向するようにして選択的（局所的）に設けてもよい。
　例えば、図６に示すように、第１電流抑制層２１が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）に形成されていてもよい。図６に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物イオンを高エネルギで注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、更に活性化されたｐ型不純物元素を所望の深さまで熱拡散し、第１電流抑制層２１を選択的に形成する。引き続き、半導体基板１の裏面全面に、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を形成する。
　また、図７に示すように、第１電流抑制層２１及び第２電流抑制層２２が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）にそれぞれ設けられていてもよい。図７に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物イオンを高エネルギで注入する。引き続き、パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、第１電流抑制層２１及び第２電流抑制層２２を選択的に形成する。
　また、図８に示すように、第２電流抑制層２２が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）に形成されていてもよい。図８に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、半導体基板１の下面全面にＢ等のｐ型不純物イオンを高エネルギで注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第１電流抑制層２１を形成する。そして、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を選択的に形成する。
　第１の変形例によれば、第１電流抑制層２１及び第２電流抑制層２２の少なくとも一方を、半導体基板１の下面に、少なくとも第１ウエル領域２と対向するようにして選択的（局所的）に設けた場合でも、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
　＜第２の変形例＞
　第１の実施形態では、第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２が互いに同一である構造を例示したが、第１電流抑制層２１の厚さＴ１と第２電流抑制層２２の厚さＴ２が互いに異なっていてもよい。例えば、図９に示すように、第１電流抑制層２１の厚さＴ１が、第２電流抑制層２２の厚さＴ２よりも厚くてもよい。なお、図示を省略するが、第１電流抑制層２１の厚さＴ１が、第２電流抑制層２２の厚さＴ２よりも薄くてもよい。
　第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２は、例えば、第１電流抑制層２１及び第２電流抑制層２２を形成するためのイオン注入時の加速電圧及び射影飛程等を調整することにより適宜調整可能である。
　＜第３の変形例＞
　第１の実施形態では、第１電流抑制層２１及び第２電流抑制層２２が接している構造を例示したが、第１電流抑制層２１及び第２電流抑制層２２が必ずしも接していなくてもよい。即ち、第１電流抑制層２１及び第２電流抑制層２２が互いに離間していてもよく、第１電流抑制層２１が、第２電流抑制層２２の上方（上段）に設けられていればよい。例えば、図１０に示すように、第２電流抑制層２２と第１電流抑制層２１の間にｐ－型の半導体層２６が設けられていてもよい。
　図１０に示した構造は、第１電流抑制層２１及び第２電流抑制層２２を形成するためのイオン注入時の加速電圧及び射影飛程等を調整することにより、第１電流抑制層２１及び第２電流抑制層２２を離間して形成する。この結果、第２電流抑制層２２と第１電流抑制層２１の半導体基板１の一部がｐ－型の半導体層２６となる。或いは、第２電流抑制層２２の不純物元素と第１電流抑制層２１の不純物元素とを互いに補償させて、ｐ－－型の半導体層又はｉ型（真性半導体）等の高抵抗層を構成してもよい。
（第２の実施形態）
　本発明の第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態に係る半導体集積回路４０とほぼ同様の構成になっているが、半導体基板の構成が異なっている。即ち、第１の実施形態に係る半導体集積回路４０では、図３に示すように、ｐ－型の半導体基板１を用いた。これに対し、第２の実施形態に係る半導体集積回路４０Ａでは、図１１に示すように、第２導電型（ｐ－型）の半導体基板１ａ上に例えばエピタキシャル成長により第１導電型（ｎ－型）の半導体層１ｂが設けられた半導体基体２３を用いている。この半導体基体２３のハイサイド回路領域１Ａにおいて、半導体基板１ａと半導体層１ｂとの間には、半導体基板１ａ及び半導体層１ｂよりも不純物濃度が高いｎ＋型の埋込領域２７が設けられている。
　第１ウエル領域２及び分離領域５は、半導体層１ｂに設けられている。第１ウエル領域２は、埋込領域２７上の半導体層１ｂに埋込領域２７と接するようにして設けられている。分離領域５は半導体基板１ａに到達する深さで形成されている。第２電流抑制層２２は、第１ウエル領域２の直下の半導体基板１ａの下部に、第１ウエル領域２及び埋込領域２７から離間して設けられている。第１の実施形態では、図３に示すように、第１ウエル領域２と分離領域５との間に耐圧領域４を設けた構成になっているが、第２の実施形態では、図１１に示すように、第１ウエル領域２と分離領域５との間に図３の耐圧領域４に代えて半導体層１ｂを設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び半導体層１ｂの各々の上部に、第１ウエル領域２及び半導体層１ｂに亘って設けられている。他の構成は、第１の実施形態と同様になっている。
　第２の実施形態に係る半導体集積回路４０Ａは、ハイサイド回路領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｂとの間に設けられた高濃度の埋込領域２７を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
　更に、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と同様に、ハイサイド回路領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２７から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第３の実施形態）
　本発明の第３の実施形態に係る半導体集積回路４０Ｂは、第２の実施形態に係る半導体集積回路４０Ａとほぼ同様の構成になっているが、半導体基体の構成が異なっている。即ち、第２の実施形態に係る半導体集積回路４０Ａでは、図１１に示すように、ｐ－型の半導体基板１ａ上にｎ－型の半導体層１ｂが設けられた半導体基体２３を用いた。これに対し、第３の実施形態に係る半導体集積回路４０Ｂでは、図１２に示すように、第２導電型（ｐ－型）の半導体基板１ａ上に第２導電型（ｐ－型）の半導体層１ｃが設けられた半導体基体２４を用いている。半導体基体２４のハイサイド回路領域１Ａにおいて、半導体基板１ａと半導体層１ｃとの間には、半導体基板１ａ及び半導体層１ｃよりも不純物濃度が高いｎ＋型の埋込領域２７が設けられている。
　分離領域５は半導体基板１ａに到達する深さで半導体層１ｃに設けられている。半導体層１ｃには第１導電型（ｎ－型）の第３ウエル領域２５が設けられている。第１ウエル領域２は、第３ウエル領域２５の内部に設けられている。第１ウエル領域２は、第３ウエル領域２５の内部において、埋込領域２７上にこの埋込領域２７と接するようにして設けられている。第２の実施形態では、図１１に示すように、第１ウエル領域２と分離領域５との間に半導体層１ｂを設けた構成になっているが、第３の実施形態では、図１２に示すように、第１ウエル領域２と分離領域５との間に図１１に示す半導体層１ｂに代えて第３ウエル領域２５を設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び第３ウエル領域２５の各々の上部にこの第１ウエル領域２及び第３ウエル領域２５に亘って設けられている。他の構成は、第２の実施形態と同様になっている。
　第３の実施形態に係る半導体集積回路４０Ｂは、ハイサイド回路領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｃとの間に設けられた高濃度の埋込領域２７を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
　更に、第３の実施形態に係る半導体集積回路４０Ｂは、第１の実施形態と同様に、ハイサイド回路領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２７から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第３の実施形態に係る半導体集積回路４０Ｂは、第２実施形態と同様に第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第４の実施形態）
　図１３に示すように、本発明の第４の実施形態に係る半導体集積回路４０Ｃは、制御回路３１、レベルシフト回路３２、駆動回路３３ａ等を備えたパワーＩＣである。半導体集積回路４０Ｃは、図１３に示すように、駆動対象として、例えば降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する。降圧コンバータ６０は、図１４に示すように、ダイオード６１、キャパシタ６２、コイル６３及び電力用スイッチング素子Ｓ３等で構成されている。電力用スイッチング素子Ｓ３は例えばＩＧＢＴ等の能動素子で構成されている。
　駆動回路３３ａは、ゲート駆動回路３４ａを備えている。ゲート駆動回路３４ａは、第１の実施形態のゲート駆動回路３４と同様の構成になっている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。ｐＭＯＳ３５とｎＭＯＳ３６との接続点には、降圧コンバータ６０を構成する電力用スイッチング素子Ｓ３のゲートが接続される。
　ゲート駆動回路３４ａは、ＶＳ端子４３に印加される第２電位としてのＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する。
　このように降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する第４の実施形態に係る半導体集積回路４０Ｃにおいても、第１の実施形態と同様に、図３を参照して説明すれば、ｐ－型の第２ウエル領域３、ｎ－型の第１ウエル領域２、ｐ－型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
　なお、第４の実施形態では、降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する半導体集積回路について説明したが、本発明はこれに限定されるものではなく、例えば、昇降コンバータ、フライバックコンバータ、フォワードコンバータ等の電力用スイッチング素子を駆動する半導体集積回路に適用できる。
（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。また、本発明に係る半導体集積回路は、信頼性向上を図ることができ、電力用スイッチング素子を駆動する駆動回路を備
えた電力用集積回路（パワーＩＣ）に有用である。
１，１ａ…半導体基板、
１ｂ，１ｃ…半導体層
１Ａ…ハイサイド回路領域
２…第１ウエル領域
３…第２ウエル領域
４…耐圧領域
５…分離領域
５ａ…接地電極、
５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１２ｂ，１３ｂ，１４ｂ…導電性プラグ
６…第３主電極領域（ソース領域）
６ａ…第３主電極（ソース電極）
７…第４主電極領域（ドレイン領域）
７ａ…第４主電極（ドレイン電極）
８…第１コンタクト領域
８ａ…第１コンタクト電極
９…第３コンタクト領域
９ａ…第３コンタクト電極
１２…第１主電極領域（ソース領域）
１２ａ…第１主電極（ソース電極）
１３…第２主電極領域（ドレイン領域）
１３ａ…第２主電極（ドレイン電極）
１４…第２コンタクト領域
１４ａ…第２コンタクト電極
１５，１６…ゲート絶縁膜
１７，１８…ゲート電極
２０…層間絶縁膜
２１…第１電流抑制層
２２…第２電流抑制層
２２ｘ…電流抑制層
２３，２４…半導体基体
２５…第３ウエル領域
２６…半導体層
２７…埋込領域
２９…寄生ｐｎｐバイポーラトランジスタ
３０…半導体チップ
３１…制御回路
３２…レベルシフト回路
３３…ハイサイド駆動回路
３３ａ…駆動回路
３４，３４ａ…ゲート駆動回路
３５…ｐＭＯＳトランジスタ（ｐＭＯＳ）
３６…ｎＭＯＳトランジスタ（ｎＭＯＳ）
４０，４０Ａ，４０Ｂ，４０Ｃ…半導体集積回路
４１…入力端子
４２…出力端子
４３…ＶＳ端子
４４…ＶＢ端子
４５…ＶＣＣ端子
４６…ＧＮＤ端子
５０…電力変換部
５１…接続点
５５…ブートストラップダイオード
５６…ブートストラップコンデンサ
５７…負荷
６０…降圧コンバータ
７０…配線基板
７１…コア材
７２…ダイパッド
７３…ワイヤ接続部
７４…保護膜
ＦＷＤ１，ＦＷＤ２…還流ダイオード
Ｓ１…高圧側スイッチング素子
Ｓ２…低圧側スイッチング素子
Ｓ３…電力用スイッチング素子

Claims (15)

  1. 　第１導電型の第１ウエル領域と、
    　前記第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、
    　前記第１ウエル領域の直下の第２導電型の半導体基板の下部に前記第１ウエル領域から離間して設けられ、前記半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、
    　前記第１電流抑制層の下に前記半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層と、
    　を備えることを特徴とする半導体集積回路。
  2. 　前記第１及び第２電流抑制層が互いに接していることを特徴とする請求項１に記載の半導体集積回路。
  3. 　前記第１及び第２電流抑制層が互いに離間して設けられることを特徴とする請求項１に記載の半導体集積回路。
  4. 　前記第１及び第２電流抑制層が、前記半導体基板の前記下面に平行に前記半導体基板の全面に亘って設けられていることを特徴とする請求項１～３のいずれか１項に記載の半導体集積回路。
  5. 　前記第１及び第２電流抑制層の少なくとも一方が、前記第１ウエル領域直下の前記半導体基板に局所的に設けられていることを特徴とする請求項１～３のいずれか１項に記載の半導体集積回路。
  6. 　前記半導体基板の上部に前記第１ウエル領域から離間して設けられ、且つ基準電位が印加される第２導電型の分離領域を更に備えることを特徴とする請求項１～５のいずれか１項に記載の半導体集積回路。
  7. 　前記半導体基板の上面上に第１導電型の埋込領域を介して半導体層が設けられ、
    　前記第１ウエル領域が前記埋込領域上の前記半導体層の上部に前記埋込領域と接するようにして設けられ、
    　前記第１及び第２電流抑制層が前記埋込領域から離間していることを特徴とする請求項１～５のいずれか１項に記載の半導体集積回路。
  8. 　前記半導体層の上部から前記半導体基板に亘って設けられ、且つ基準電位が印加される第２導電型の分離領域を更に備えることを特徴とする請求項７に記載の半導体集積回路。
  9. 　前記第１ウエル領域には第１電位が印加され、前記第２ウエル領域には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項６又は請求項８に記載の半導体集積回路。
  10. 　前記第１電位及び前記第２電位は、前記第１ウエル領域と前記第２ウエル領域との間のｐｎ接合界面部が通常動作で逆バイアスされる電位であることを特徴とする請求項９に記載の半導体集積回路。
  11. 　前記第１ウエル領域と前記第１電流抑制層との間の距離は、前記第１ウエル領域に第１電位を印加し、前記第２ウエル領域に前記第１電位とは異なる第２電位を印加したときに、前記半導体基板と前記第１ウエル領域とのｐｎ接合界面部から広がる空乏層が前記第１電流抑制層から離間する距離になっていることを特徴とする請求項６に記載の半導体集積回路。
  12. 　前記第１ウエル領域の上部に第２導電型の第１及び第２主電極領域が設けられた第１能動素子と、
    　前記第２ウエル領域の上部に第１導電型の第３及び第４主電極領域が設けられた第２能動素子と、
    　を更に備えることを特徴とする請求項１０又は請求項１１に記載の半導体集積回路。
  13. 　前記第１能動素子と前記第２能動素子とが直列に接続されてゲート駆動回路を構成し、前記第１能動素子と前記第２能動素子との接続点には、前記ゲート駆動回路の駆動対象となる電力用スイッチング素子のゲートが接続されることを特徴とする請求項１２に記載の半導体集積回路。
  14. 　前記第１能動素子と前記第２能動素子とが直列に接続されてゲート駆動回路を構成し、前記第１能動素子と前記第２能動素子との接続点が、高圧側の電力用スイッチング素子と低圧側の電力用スイッチング素子とが直列に接続された出力回路の前記高圧側の電力用スイッチング素子のゲートに接続されることを特徴とする請求項１２に記載の半導体集積回路。
  15. 　前記第１及び第３主電極領域が接続されており、前記第１主電極領域に前記第１電位が印加され、前記第３主電極領域に前記第２電位が印加されることを特徴とする請求項１３又は請求項１４に記載の半導体集積回路。
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