JPS58210676A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58210676A JPS58210676A JP9311882A JP9311882A JPS58210676A JP S58210676 A JPS58210676 A JP S58210676A JP 9311882 A JP9311882 A JP 9311882A JP 9311882 A JP9311882 A JP 9311882A JP S58210676 A JPS58210676 A JP S58210676A
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- drain
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にパワーＭＱ Ｓ Ｆ ＥＴ（
金属酸化物半導体・電界効果トランジスタ）に関する。
金属酸化物半導体・電界効果トランジスタ）に関する。
パワーＭＯ８ＦＥＴとして現在使われている縦形ＭＱＳ
ＦＥＴは第１図に示すよ５＆Ｃ，例えば高比抵抗のｎ型
Ｓｉ基板ｌをドレインとしてこの基板の一生表面の一部
にグー）Ｐ型領域２を形成し、このＰ型領域の表面の一
部に低比抵抗のＮ型領域３を形成してソースとなすとと
もに、Ｐ型領域表面の他部をチャネル部４としてこの上
にＳｉＱ、膜５を介してゲート電極６を設け、このゲー
ト電極への電圧印加によりソース（Ｓ）・ドレイン（Ｄ
）間のチャネル電流を制御するような構造を有する。
ＦＥＴは第１図に示すよ５＆Ｃ，例えば高比抵抗のｎ型
Ｓｉ基板ｌをドレインとしてこの基板の一生表面の一部
にグー）Ｐ型領域２を形成し、このＰ型領域の表面の一
部に低比抵抗のＮ型領域３を形成してソースとなすとと
もに、Ｐ型領域表面の他部をチャネル部４としてこの上
にＳｉＱ、膜５を介してゲート電極６を設け、このゲー
ト電極への電圧印加によりソース（Ｓ）・ドレイン（Ｄ
）間のチャネル電流を制御するような構造を有する。
このＭＯ８ＦＥＴｍ造においてはＮ型のソース直下のＰ
型領域２とＮ型基板１との間で接合ダイオードＤ％を寄
生的に内蔵することになり、その等何回路は第２図に示
されるごとくである。
型領域２とＮ型基板１との間で接合ダイオードＤ％を寄
生的に内蔵することになり、その等何回路は第２図に示
されるごとくである。
このようなパワーＭＱＳＦＥＴは第３図に示すようなＰ
Ｗ Ｍ （Ｐｕ１ｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌ ａ
ｔ ｉｏｎ ）回路として接続されモータ負荷りを駆動
するインバータ等に使用され、対偶のＭ Ｑ Ｓ Ｆ
Ｅ Ｔ Ｑ ＋ 、Ｑ ｓとＱ、、Ｑ、どの間で交互
にオン・オフ動作させる場合に下記の問題を生じること
がわかった。
Ｗ Ｍ （Ｐｕ１ｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌ ａ
ｔ ｉｏｎ ）回路として接続されモータ負荷りを駆動
するインバータ等に使用され、対偶のＭ Ｑ Ｓ Ｆ
Ｅ Ｔ Ｑ ＋ 、Ｑ ｓとＱ、、Ｑ、どの間で交互
にオン・オフ動作させる場合に下記の問題を生じること
がわかった。
すなわち、一つのパワーＭＯ８ＦＥＴにおいてオン時の
半周期にはドレ・インＤからチャネル部を経てソースＳ
へ順方向へ電流ＩＰが流れ、次いでオ７時の半周期には
ドレインＤからソースＳへかけて寄生的に内蔵されるダ
イオードＤ、を通って電流■８が流れる。パワーＭＯ８
ＦＥＴは正常（オン）の動作には極めて破壊強度が大き
く（例えば１００ｍＪ〜５００ｍＪ）が逆方向ではエネ
ルギ耐量が比較的に小さい（数ｍＪ〜１０ｍＪ）、特に
負荷りが大きいときには大きい逆方向電流ＩＲを生じて
ダイオードＤ１部分に電流が集中して破壊を生じること
がある。
半周期にはドレ・インＤからチャネル部を経てソースＳ
へ順方向へ電流ＩＰが流れ、次いでオ７時の半周期には
ドレインＤからソースＳへかけて寄生的に内蔵されるダ
イオードＤ、を通って電流■８が流れる。パワーＭＯ８
ＦＥＴは正常（オン）の動作には極めて破壊強度が大き
く（例えば１００ｍＪ〜５００ｍＪ）が逆方向ではエネ
ルギ耐量が比較的に小さい（数ｍＪ〜１０ｍＪ）、特に
負荷りが大きいときには大きい逆方向電流ＩＲを生じて
ダイオードＤ１部分に電流が集中して破壊を生じること
がある。
上記の対策として、ダイオードＤ里 と並列に外付ダイ
オードを付加することがあるが、その場合でも電流の一
部がダイオードＤ、に流れることになり完全な防止には
ならなかった。
オードを付加することがあるが、その場合でも電流の一
部がダイオードＤ、に流れることになり完全な防止には
ならなかった。
本発明は上述した問題を解決するためになされたもので
あり、その目的は逆方向電流に対しても動作領域の大き
いパワーＭＱＳＦＥＴの提供にある。
あり、その目的は逆方向電流に対しても動作領域の大き
いパワーＭＱＳＦＥＴの提供にある。
第４図は本発明なＮチャネルノくワーＭＯ８ＦＥＴに適
用した場合の一つの実施例を示し、ドレインとなるＮｆ
ｉＳｉ基板の裏面にＰ型層７を薄く拡散することにより
ドレインに直列する保護用接合ダイオードＤ、を設けた
ものである。なお同図において第１図と共通する構成部
分には第１図と同一の指示記号を用いである。第５図は
第４図に等価の回路図である。
用した場合の一つの実施例を示し、ドレインとなるＮｆ
ｉＳｉ基板の裏面にＰ型層７を薄く拡散することにより
ドレインに直列する保護用接合ダイオードＤ、を設けた
ものである。なお同図において第１図と共通する構成部
分には第１図と同一の指示記号を用いである。第５図は
第４図に等価の回路図である。
このような構造を有する本発明のパワーＭＱＳＦＥＴに
おいては、大きい逆方向電流が流れる状態となっても、
Ｐ型拡散層７とＮ型基板１とによる接合ダイオードＤ、
によって逆方向電流を有効に阻止することができる。
おいては、大きい逆方向電流が流れる状態となっても、
Ｐ型拡散層７とＮ型基板１とによる接合ダイオードＤ、
によって逆方向電流を有効に阻止することができる。
上記Ｐ型拡散層７は基板表面のゲート部のＰ型領域拡散
と同時に基板裏面に対して拡散することによって形成す
るものである。この場合、サイリスタ現象の生じるのを
防ぐために上記Ｐ型拡散層は薄く、かつ低濃度とする必
要がある。
と同時に基板裏面に対して拡散することによって形成す
るものである。この場合、サイリスタ現象の生じるのを
防ぐために上記Ｐ型拡散層は薄く、かつ低濃度とする必
要がある。
上記構造において、大きい逆方向電流によって仮りにダ
イオードＤ、が導通した場合も、従来のＭＯＳＦＥＴの
状態と同じになっただけであってＭＯＳＦＥＴの破壊に
は至らない。
イオードＤ、が導通した場合も、従来のＭＯＳＦＥＴの
状態と同じになっただけであってＭＯＳＦＥＴの破壊に
は至らない。
本発明によれば上記の如く逆方向電流の阻止ができるか
ら逆方向電流動作領域の大きい、したがって高速性、負
荷力大のパワーＭＯ８ＦＥＴを提供できるものである。
ら逆方向電流動作領域の大きい、したがって高速性、負
荷力大のパワーＭＯ８ＦＥＴを提供できるものである。
本発明は特にＰＷＭ回路に使用するパワーＭＯ８ＦＥＴ
に適用するものである。
に適用するものである。
第１図はこれまでのパワーＭＯ８ＦＥＴの例を示す一部
縦断面図、第２図は第１図の等価回路図である。第３図
はパワーＭＯ８ＦＥＴの動作回路の例を示す回路図であ
る。第４図は本発明によるパワーＭＯ８ＦＥＴの例を示
す一部縦断面図、第５図は第４図の等価回路図である。 ｌ・・・ドレイ：／Ｎ型基板、２・・・グー）Ｐ型領域
、３・・・ソースＮ型領域、５・・・ＳｉＱ、膜、６・
・・ゲート電極、７・・・Ｐ型拡散層。 、−町 第 １ 図 第 ２ 図
縦断面図、第２図は第１図の等価回路図である。第３図
はパワーＭＯ８ＦＥＴの動作回路の例を示す回路図であ
る。第４図は本発明によるパワーＭＯ８ＦＥＴの例を示
す一部縦断面図、第５図は第４図の等価回路図である。 ｌ・・・ドレイ：／Ｎ型基板、２・・・グー）Ｐ型領域
、３・・・ソースＮ型領域、５・・・ＳｉＱ、膜、６・
・・ゲート電極、７・・・Ｐ型拡散層。 、−町 第 １ 図 第 ２ 図
Claims (1)
- １、 ドレインとすべき第１導電型半導体基板の一生表
面の一部に第２導電型領域が形成され、この第２導電屋
領域の表面の一部に第１導電型領域が形成されてソース
となすとともに第２導電型領域の表面の他部をチャネル
部としてこの上に絶縁ゲート電極が設けられ、このゲー
ト電極への電圧印加によりソース・ドレイン間チャネル
電流を制御する半導体装置において、第１導電型半導体
基板の裏面にＰＮ接合ダイオードを構成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311882A JPS58210676A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311882A JPS58210676A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210676A true JPS58210676A (ja) | 1983-12-07 |
Family
ID=14073599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311882A Pending JPS58210676A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210676A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126682A (ja) * | 1988-11-07 | 1990-05-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014063834A (ja) * | 2012-09-20 | 2014-04-10 | Mega Chips Corp | 過電圧保護回路 |
| WO2016132417A1 (ja) * | 2015-02-18 | 2016-08-25 | 富士電機株式会社 | 半導体集積回路 |
| WO2018030008A1 (ja) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | 半導体集積回路 |
-
1982
- 1982-06-02 JP JP9311882A patent/JPS58210676A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126682A (ja) * | 1988-11-07 | 1990-05-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014063834A (ja) * | 2012-09-20 | 2014-04-10 | Mega Chips Corp | 過電圧保護回路 |
| WO2016132417A1 (ja) * | 2015-02-18 | 2016-08-25 | 富士電機株式会社 | 半導体集積回路 |
| JPWO2016132417A1 (ja) * | 2015-02-18 | 2017-06-15 | 富士電機株式会社 | 半導体集積回路 |
| US9893065B2 (en) | 2015-02-18 | 2018-02-13 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
| WO2018030008A1 (ja) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | 半導体集積回路 |
| JPWO2018030008A1 (ja) * | 2016-08-12 | 2018-11-22 | 富士電機株式会社 | 半導体集積回路 |
| US10825812B2 (en) | 2016-08-12 | 2020-11-03 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
| US11233052B2 (en) | 2016-08-12 | 2022-01-25 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
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