JP3185292B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はパワーＭＯＳＦＥＴに
関し、特にゲート電極パッド部下の構造に関する。
【０００２】
【従来の技術】従来ＮｃｈパワーＭＯＳＦＥＴのゲート
電極パッドの下は図３に示すようにＰウエル層が形成さ
れていた。
【０００３】図３は従来のパワーＭＯＳＦＥＴのゲート
電極パッド部近傍の断面図を示す。図において、１はド
レインとなるＮ- 層，２はチャンネルを形成するＰ層，
３はソースとなるＮ+ 層，４はゲート酸化膜，５はポリ
シリコンゲート，６は層間絶縁膜，７はゲート電極パッ
ド，８はソース電極，９はゲート電極パッド下のＰウエ
ル層，１０はフィールド酸化膜である。ここでＰウエル
層９はドレイン−ソース間に逆電圧印加時にゲート電極
パッド下のＮ- 層１での空乏層の広がりを安定にし、逆
耐圧向上のために形成している。
【０００４】なお、図３はゲート電極パッドとそれに隣
接するＭＯＳＦＥＴの１セルの断面を示しており、ＭＯ
ＳＦＥＴのセルは互いに隣接して多数形成され（図示せ
ず）電気的にはパラレルに接続して大電流容量のＦＥＴ
として動作する。
【０００５】
【発明が解決しようとする課題】ところで、上記のＭＯ
ＳＦＥＴはゲート電極パッド部７の下に形成されたＰウ
エル層９が、パワーＭＯＳＦＥＴをスイッチング動作さ
せた場合、オフ時，すなわちＰウエル−Ｎ- 接続の内部
寄生ダイオードがが逆回復するとき、転流ｄＶDS／ｄｔ
が発生し、このときゲート電極部の下に形成されたＰウ
エル層９に蓄積されていたホールが隣接するＭＯＳＦＥ
Ｔのセル部に注入され、それに基づきＮ-−Ｐ−Ｎ+ 接
続の寄生バイポーラトランジスタがオンし、逆電流の集
中が１セルに起こり、セル部が破壊に至るという欠点が
あった。
【０００６】
【課題を解決するための手段】この発明のパワーＭＯＳ
ＦＥＴはゲート電極パッド下に形成していたＰウエル層
を除いた構造を特徴とするものである。すなわち、第１
手段としてＮ- 層１の上に酸化膜４を介しポリシリコン
５と接続したゲート電極パッドを形成する構造である。
また、第２手段としＮ- 層の一部にセルと近接したＰウ
エル層１９をリング状に形成し、さらに酸化膜４を介し
ポリシリコン５と接続したゲート電極パッドを形成する
構造である。
【０００７】
【作用】上記手段１の構成によると、パワーＭＯＳＦＥ
Ｔをスイッチング動作させた場合、ゲート電極パッド下
の寄生ダイオードがないため、オフ時にセル部への電流
集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
【０００８】また、手段２の構成によれば、パワーＭＯ
ＳＦＥＴをスイッチング動作させた場合、ゲート電極パ
ッド下の寄生ダイオードの容量が小さくなり、オフ時に
セル部への電流集中が小さくなり、ｄＶDS／ｄｔの耐量
が向上する。
【０００９】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。
【００１０】図１はこの発明の第１手段の一実施例のパ
ワーＭＯＳＦＥＴのゲート電極パッド部近傍の断面図で
ある。図において１はドレインとなるＮ- 層，２はチャ
ンネルを形成するＰ層，３はソースとなるＮ+ 層，４は
ゲート酸化膜，５はポリシリコンゲート，６は層間絶縁
膜，７はゲート電極パッド，８はソース電極，１０はフ
ィールド酸化膜である。
【００１１】上記の構成によれば、ゲート電極パッド７
下のＰウエル層がないため、スイッチング動作させた場
合、オフ時にゲート電極パッドに隣接するセル部の寄生
パイポーラトランジスタがオンしなくなり、よって電流
の集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
【００１２】
【実施例２】図２はこの発明の第２手段の一実施例の断
面図である。この実施例は前記第１手段の一実施例に加
えて、ゲート電極パッド部７の下の周辺にリング状にセ
ル部に近接してＰウエル層１９を形成した点を除いて第
１手段の実施例と同様であるため、同一部分には同一参
照符号を付してその説明を省略する。
【００１３】この実施例では、第１手段の一実施例に比
べ、ドレイン−ソース間に逆電圧を印加した場合、ゲー
ト電極下の空乏層の広がりが安定し、ドレイン−ソース
間の耐圧が安定する利点がある。
【００１４】上記の構成によれば、従来に比較しゲート
電極下のＰウエル層１９が小さいため、ゲート電極パッ
ド下のＰウエル−Ｎ- 接続の寄生ダイオードの容量が小
さくなり、スイッチング動作させた場合、オフ時にゲー
ト電極パッドに隣接するセル部の寄生パイポーラトラン
ジスタがオンしにくくなり、よって電流の集中が弱くな
り、ｄＶDS／ｄｔの耐量が向上する。
【００１５】
【発明の効果】以上説明したように、この発明はゲート
電極パッド下のＰウエル層を全部または大部分を除くこ
とにより、ｄＶDS／ｄｔの大量を改善できる効果があ
る。
【００１６】すなわち、第１手段ではゲート電極パッド
下の近接するセルに電流集中が発生しないため、ｄＶDS
／ｄｔの耐量が改善される。
【００１７】また、第２手段ではゲート電極パッド下の
近接するセルに電流が集中しにくくなり、ｄＶDS／ｄｔ
の耐量が改善される。
【００１８】さらに第２手段の場合、逆方向の耐圧がＰ
ウエル層１９により安定する利点もある。
【図面の簡単な説明】
【図１】 この発明の一実施例のパワーＭＯＳＦＥＴの
ゲート電極パッド部近傍の断面図
【図２】 この発明の他の実施例の断面図
【図３】 従来の断面図
【符号の説明】
１ Ｎ- 層 ２ Ｐ層 ３ Ｎ+ 層 ４ ゲート酸化膜 ５ ポリシリコンゲート ６ 層間絶縁膜 ７ ゲート電極パッド ８ ソース電極 ９，１９ Ｐウエル層 １０ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/822 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】セルが互いに隣接して形成されたパワーＭ
    ＯＳＦＥＴのドレインとして作用する一導電型半導体基
    板上にフィールド酸化膜を介しゲート電極材料を配し、
    その上にゲート電極パッドを形成し、ゲート電極パッド
    の直下位置の半導体基板内にリング状の他導電型ウエル
    層を形成し、前記セルのうち一部のセルがゲート電極パ
    ッドに隣接した半導体装置。
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