JPS60262468A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- JPS60262468A JPS60262468A JP59118524A JP11852484A JPS60262468A JP S60262468 A JPS60262468 A JP S60262468A JP 59118524 A JP59118524 A JP 59118524A JP 11852484 A JP11852484 A JP 11852484A JP S60262468 A JPS60262468 A JP S60262468A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電流が基板主面に対し垂直方向に流れる縦型
２重拡散構造のＭＯ８型電界効果トランジスタに関する
。
２重拡散構造のＭＯ８型電界効果トランジスタに関する
。
従来例の構成とその問題点
縦型２重拡散構造を有するＭＯ８型電界効果トランジス
タを電力増幅用として用いる場合には、高いドレイン電
圧で使用することが多く、ソース・ドレイン間耐圧及び
ゲート・ドレイン間耐圧は十分確保されていなければな
らない。又、スイッチング用もしくは高周波用電力増幅
用として用いる場合には、ゲート・ソース間容量（以下
Ｃｇ８と略す）、ゲー’ト・ドレイン間容量（以下Ｃｇ
ｄと略す）、ドレイン・ソース間容量（以下Ｃｄｓと略
す）の各容量をできるだけ小さくし、ゲイン及び入出力
インピーダンスの向上を図らねばならない。
タを電力増幅用として用いる場合には、高いドレイン電
圧で使用することが多く、ソース・ドレイン間耐圧及び
ゲート・ドレイン間耐圧は十分確保されていなければな
らない。又、スイッチング用もしくは高周波用電力増幅
用として用いる場合には、ゲート・ソース間容量（以下
Ｃｇ８と略す）、ゲー’ト・ドレイン間容量（以下Ｃｇ
ｄと略す）、ドレイン・ソース間容量（以下Ｃｄｓと略
す）の各容量をできるだけ小さくし、ゲイン及び入出力
インピーダンスの向上を図らねばならない。
第１図は、従来の縦型２重拡散構造を有するＭＯ８型電
界効果トランジスタの断面構造図である。
界効果トランジスタの断面構造図である。
第１図において、ドレイン領域となるＮ＋型半導体基板
１及びＮ−型エピタキシャル層２の主面側より、Ｐ型の
導電型のチャンネル形成領域３が互いに離間して形成さ
れる。それぞれのチャンネル形成領域３の内部には、同
じく主面側よりＮ＋型ンソー領域４が形成される。この
Ｎ＋型ン−ス領域４に隣接し、チャンネル形成領域３０
表面の一部には、ゲート酸化膜５を介して、ゲート電極
６が配置される。ソース電極７はＮ＋型ソース領域４及
びチャンネル形成領域３の両方に接触しており、ソース
・ドレイン間耐圧を確保する構成となっている。このソ
ース電極７は、絶縁膜を介して、互いに離間して形成さ
れたチャンネル形成領域３にはさ才れたＮ−型エピタギ
シャル層２０表面上及びゲート電極６の表面上を被って
いる。第１図中の記号Ｇ、Ｓ、Ｄはそれぞれゲート端子
、ソース端子、ドレイン端子を示しており、通常の動作
においては、ソース端子はグランドに接続し、ゲート端
子には」−１〜＋５ｖ程度、ドレイン端子には高い（（
１）バイアス（例えば＋４０〜＋１００Ｖ等）を加える
。
１及びＮ−型エピタキシャル層２の主面側より、Ｐ型の
導電型のチャンネル形成領域３が互いに離間して形成さ
れる。それぞれのチャンネル形成領域３の内部には、同
じく主面側よりＮ＋型ンソー領域４が形成される。この
Ｎ＋型ン−ス領域４に隣接し、チャンネル形成領域３０
表面の一部には、ゲート酸化膜５を介して、ゲート電極
６が配置される。ソース電極７はＮ＋型ソース領域４及
びチャンネル形成領域３の両方に接触しており、ソース
・ドレイン間耐圧を確保する構成となっている。このソ
ース電極７は、絶縁膜を介して、互いに離間して形成さ
れたチャンネル形成領域３にはさ才れたＮ−型エピタギ
シャル層２０表面上及びゲート電極６の表面上を被って
いる。第１図中の記号Ｇ、Ｓ、Ｄはそれぞれゲート端子
、ソース端子、ドレイン端子を示しており、通常の動作
においては、ソース端子はグランドに接続し、ゲート端
子には」−１〜＋５ｖ程度、ドレイン端子には高い（（
１）バイアス（例えば＋４０〜＋１００Ｖ等）を加える
。
第１図に示した従来例において、チャンネル形成領域３
にはさ捷れだＮ〜型エピタキシャル層２の表面上を絶縁
膜を介して被うソース電極７は、ソース・ドレイン間耐
圧を確保する為に形成される。即ち、ソース端子Ｓをグ
ランドに接続し、ドレイン端子りに高い（→バイアスが
加えられた時、チャンネル形成領域３と、Ｎ″′型エピ
タキシャル層２の間にはチャンネル側空乏層８が伸びる
が、Ｎ−型エピタキシャル層２の表面上をソース電極７
で被うことにより、表面側空乏層９が広がってきてチャ
ンネル側空乏層８とつながり、表面での電界集中を緩和
するのである。しかしながら、第１図に示した従来の例
では、耐圧は十分確保されるものの、ソース電極７が表
面全体を被っている為に、ソースとドレイン及び、ゲー
トとの重なり部分が多くＣｄ６及び０ｇ８が非常に大き
くなり入出力インピーダンスが低下し高周波では動作し
ない。
にはさ捷れだＮ〜型エピタキシャル層２の表面上を絶縁
膜を介して被うソース電極７は、ソース・ドレイン間耐
圧を確保する為に形成される。即ち、ソース端子Ｓをグ
ランドに接続し、ドレイン端子りに高い（→バイアスが
加えられた時、チャンネル形成領域３と、Ｎ″′型エピ
タキシャル層２の間にはチャンネル側空乏層８が伸びる
が、Ｎ−型エピタキシャル層２の表面上をソース電極７
で被うことにより、表面側空乏層９が広がってきてチャ
ンネル側空乏層８とつながり、表面での電界集中を緩和
するのである。しかしながら、第１図に示した従来の例
では、耐圧は十分確保されるものの、ソース電極７が表
面全体を被っている為に、ソースとドレイン及び、ゲー
トとの重なり部分が多くＣｄ６及び０ｇ８が非常に大き
くなり入出力インピーダンスが低下し高周波では動作し
ない。
Ｃｄｓを減らす為に、ソース電極７との層間絶縁膜の厚
みを厚くすると、逆に、表面側空乏層９の広がりが小さ
くなり表面での電界の集中を緩和することができず耐圧
は低下してしまうので、高い耐圧の確保と容量を低減す
るという２つを両立させることは極めて困難であった。
みを厚くすると、逆に、表面側空乏層９の広がりが小さ
くなり表面での電界の集中を緩和することができず耐圧
は低下してしまうので、高い耐圧の確保と容量を低減す
るという２つを両立させることは極めて困難であった。
発明の目的
本発明の目的は、高い耐圧を確保すると共に、ケート・
ソース問答ｆ Ｃ９ｓ及びドレイン・ノース間容量Ｃｄ
Ｂを小さく押さえ、高周波において大電力動作可能な縦
型２重拡散構造を有するＭＯ３型電界効果トランジスタ
を提供することにある。
ソース問答ｆ Ｃ９ｓ及びドレイン・ノース間容量Ｃｄ
Ｂを小さく押さえ、高周波において大電力動作可能な縦
型２重拡散構造を有するＭＯ３型電界効果トランジスタ
を提供することにある。
発明の構成
本発明は、縦型２重拡散構造を有するＭＯ８型電界効果
トランジスタにおいて、互いに離間してなるチャンネル
形成領域の間に位置し、チャンネル形成領域と同一導電
型で、電位がフローティングな拡散領域を有しているこ
とを特徴とする。
トランジスタにおいて、互いに離間してなるチャンネル
形成領域の間に位置し、チャンネル形成領域と同一導電
型で、電位がフローティングな拡散領域を有しているこ
とを特徴とする。
実施例の説明
第２図は、本発明の縦型２重拡散構造を有するＭＯ８型
電界効果トランジスタの一実施例の断面構造図である。
電界効果トランジスタの一実施例の断面構造図である。
第２図において、第１図と等価な構成部分には同一の参
照番号及び記号を付して示す。第２図において、互いに
離間してなるナヤン６ ＼ ネル形成領域３にはさまれたＮ−型エピタキシャル層２
中には、主面側よりＰ型拡散領域１ｏが形成される。こ
のＰ型拡散領域１０は、電気的にフローティングな状態
になっており、Ｎ゛−型エピタキシャル層２側には、空
乏層１１が広がっている。
照番号及び記号を付して示す。第２図において、互いに
離間してなるナヤン６ ＼ ネル形成領域３にはさまれたＮ−型エピタキシャル層２
中には、主面側よりＰ型拡散領域１ｏが形成される。こ
のＰ型拡散領域１０は、電気的にフローティングな状態
になっており、Ｎ゛−型エピタキシャル層２側には、空
乏層１１が広がっている。
即ちソース端子Ｓをグランドに接続し、ドレイン端子り
に高い（ト）バイアスが加えられた時のみ、チャンネル
側空乏層８が両側より伸びてきて、空乏層１１とつなが
り、表面での電界を緩和し耐圧を確保する働きをなす。
に高い（ト）バイアスが加えられた時のみ、チャンネル
側空乏層８が両側より伸びてきて、空乏層１１とつなが
り、表面での電界を緩和し耐圧を確保する働きをなす。
ソース端子Ｓとドレイン端子りとの間の（→バイアスが
小さい場合には、空乏層１１とチャンネル側空乏層８は
つながらず、Ｐ型拡散領域１ｏは電気的にフローティン
グな状態となるのである。
小さい場合には、空乏層１１とチャンネル側空乏層８は
つながらず、Ｐ型拡散領域１ｏは電気的にフローティン
グな状態となるのである。
このＰ型拡散領域１ｏの働きにより、第１図に示した従
来の例において必要であったＮ−型エピタキシャル層の
表面上に絶縁膜を介して広く形成したソース電極は、第
２図に示す様なソース電極１２の形状でよく、チャンネ
ル形成領域３にはさ１れたＮ″′型エピタキシャル層２
の表面上を絶縁膜を介して被っていたソース電極部分は
不要となる。さらには、ゲート電極６上に位置していた
ソース電極部分も不要となるので、ソースとドレイン及
びゲートとの電極の重なりが著しく減少し、０ｇ８及び
Ｃｄｓを大幅に減少させ、高周波での動作が可能となる
。Ｃｄｓの減少は、特にソース・ドレイン間のバイアス
が小さくなった時に特に効果が大きく、これは空乏層１
１とチャンネル側空乏層８がつながらず、Ｐ型拡散領域
１０が電気的に７０−ティングになった場合である。ド
レインにかかる電圧は、大振幅動作させた場合、低バイ
アス側まで振れるのでこの低バイアス側でのｉの低下は
、高周波における大振幅動作を可能にする。
来の例において必要であったＮ−型エピタキシャル層の
表面上に絶縁膜を介して広く形成したソース電極は、第
２図に示す様なソース電極１２の形状でよく、チャンネ
ル形成領域３にはさ１れたＮ″′型エピタキシャル層２
の表面上を絶縁膜を介して被っていたソース電極部分は
不要となる。さらには、ゲート電極６上に位置していた
ソース電極部分も不要となるので、ソースとドレイン及
びゲートとの電極の重なりが著しく減少し、０ｇ８及び
Ｃｄｓを大幅に減少させ、高周波での動作が可能となる
。Ｃｄｓの減少は、特にソース・ドレイン間のバイアス
が小さくなった時に特に効果が大きく、これは空乏層１
１とチャンネル側空乏層８がつながらず、Ｐ型拡散領域
１０が電気的に７０−ティングになった場合である。ド
レインにかかる電圧は、大振幅動作させた場合、低バイ
アス側まで振れるのでこの低バイアス側でのｉの低下は
、高周波における大振幅動作を可能にする。
Ｐ型拡散領域１０より伸びる空乏層１１が、低いドレイ
ンバイアスの時に、電流通路を減少させない様Ｐ型拡散
領域１ｏを基板表面より浅く形成するか、ゲート電極端
より少し離して形成すれば、オン抵抗の上昇は最小限に
押さえられ、大電化には何ら障害とはならない。
ンバイアスの時に、電流通路を減少させない様Ｐ型拡散
領域１ｏを基板表面より浅く形成するか、ゲート電極端
より少し離して形成すれば、オン抵抗の上昇は最小限に
押さえられ、大電化には何ら障害とはならない。
発明の効果
本発明により次の様な効果がもたらされる。縦型２重拡
散構造を有するＭＯ８型電界効果トランジスタにおいて
、ソース・ドレイン間の耐圧を低下させることなく、ゲ
ート・ソース間容量Ｃｇ８及びドレイン・ソース間容量
Ｃｄｓを減少させることができ、高周波における大電力
動作が可能となる。
散構造を有するＭＯ８型電界効果トランジスタにおいて
、ソース・ドレイン間の耐圧を低下させることなく、ゲ
ート・ソース間容量Ｃｇ８及びドレイン・ソース間容量
Ｃｄｓを減少させることができ、高周波における大電力
動作が可能となる。
第１図は従来のＭＯ８型電界効果トランジスタの断面構
造図、第２図は本発明のＭＯ８型電界効果トランジスタ
の一実施例の断面構造図である。 １・・・・・Ｎ＋型半導体基板、２・・・・・Ｎ−型エ
ピタキシャル層、３・・・チャンネル形成領域、４・・
・・・Ｎ＋型ンソー領域、６・・・・・・ゲート電極、
７，１２・・・・・・ソース電極、８・・・・チャンネ
ル空乏層、１０・・・・・Ｐ型拡散領域、１１・・・・
・空乏層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ９ 第２図
造図、第２図は本発明のＭＯ８型電界効果トランジスタ
の一実施例の断面構造図である。 １・・・・・Ｎ＋型半導体基板、２・・・・・Ｎ−型エ
ピタキシャル層、３・・・チャンネル形成領域、４・・
・・・Ｎ＋型ンソー領域、６・・・・・・ゲート電極、
７，１２・・・・・・ソース電極、８・・・・チャンネ
ル空乏層、１０・・・・・Ｐ型拡散領域、１１・・・・
・空乏層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ９ 第２図
Claims (1)
- （１） ドレイン領域となる一導電型半導体基板の主面
側より形成され反対導電型で互いに離間してなるチャン
ネル形成領域と、前記チャンネル形成領域内に形成され
た一導電型のソース領域と、前記ソース領域に隣接し、
ゲート絶縁膜を介して前記チャンネル形成領域上に形成
されたゲート電極と、前記互いに離間してなるチャンネ
ル形成領域の間に位置し、半導体基板の主面側より形成
された反対導電型の拡散領域を有しているととを特徴と
するＭＯ８型電界効果トランジスタ。 僻）互いに離間してなるチャンネル形成領域の間に位置
し、半導体基板の主面側より形成された反対導電型の拡
散領域が、チャンネル形成領域と同一不純物分布である
ことを特徴とする特許請求の範囲第１項記載のＭＯ８型
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118524A JPS60262468A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118524A JPS60262468A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262468A true JPS60262468A (ja) | 1985-12-25 |
Family
ID=14738738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118524A Pending JPS60262468A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025484A (ja) * | 1988-06-23 | 1990-01-10 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| JPH0260169A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 電界効果トランジスタ |
| US5905294A (en) * | 1996-01-24 | 1999-05-18 | Toyota Jidosha Kabushihi Kaisha | High rated voltage semiconductor device with floating diffusion regions |
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP2017195404A (ja) * | 2015-08-19 | 2017-10-26 | 富士電機株式会社 | 半導体装置および製造方法 |
-
1984
- 1984-06-08 JP JP59118524A patent/JPS60262468A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025484A (ja) * | 1988-06-23 | 1990-01-10 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| JPH0260169A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 電界効果トランジスタ |
| US5905294A (en) * | 1996-01-24 | 1999-05-18 | Toyota Jidosha Kabushihi Kaisha | High rated voltage semiconductor device with floating diffusion regions |
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP4537646B2 (ja) * | 2002-06-14 | 2010-09-01 | 株式会社東芝 | 半導体装置 |
| JP2017195404A (ja) * | 2015-08-19 | 2017-10-26 | 富士電機株式会社 | 半導体装置および製造方法 |
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