JP2650456B2 - Ｍｏｓ半導体装置 - Google Patents
Ｍｏｓ半導体装置Info
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- JP2650456B2 JP2650456B2 JP2053084A JP5308490A JP2650456B2 JP 2650456 B2 JP2650456 B2 JP 2650456B2 JP 2053084 A JP2053084 A JP 2053084A JP 5308490 A JP5308490 A JP 5308490A JP 2650456 B2 JP2650456 B2 JP 2650456B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の第二導電形の第一および第二
の二つの領域にはさまれた第一導電形の領域の表面層に
チャネル形成領域を有し、チャネル形成領域の上に薄い
ゲート酸化膜からなるゲート絶縁膜を介してゲート電極
が設けられ、ゲート絶縁膜に連続して第二領域上にゲー
ト電極と半導体基板の間の絶縁の為の厚いフィールド絶
縁膜を備えた高耐圧IC,スマートパワーデバイス,MOSFE
T,絶縁ゲート型バイポーラトランジスタ（IGBT）などの
MOS型半導体装置に関する。
の二つの領域にはさまれた第一導電形の領域の表面層に
チャネル形成領域を有し、チャネル形成領域の上に薄い
ゲート酸化膜からなるゲート絶縁膜を介してゲート電極
が設けられ、ゲート絶縁膜に連続して第二領域上にゲー
ト電極と半導体基板の間の絶縁の為の厚いフィールド絶
縁膜を備えた高耐圧IC,スマートパワーデバイス,MOSFE
T,絶縁ゲート型バイポーラトランジスタ（IGBT）などの
MOS型半導体装置に関する。
半導体基板の表面層にチャネル形成領域を有し、その
チャネル形成領域にチャネルを形成するためのMOS構造
を備えたMOS型半導体装置は、電圧制御が可能で制御回
路が簡単になる利点を有するのでその種類が増大しつつ
ある。第１図はその一つである横型のＰチャネルMOSFET
を示す。図において、n-ベース層１の表面部にソース層
２およびドレイン層３が形成され、さらにソース層２お
よびドレイン層３のソース電極11およびドレイン電極12
の接触部にそれぞれ高不純物濃度のp+層31が形成されて
いる。このMOSFETのチャネル形成領域は、n-ベース層１
の表面層のｐソース層２およびｐドレイン層３にはさま
れた領域４であり、その上にゲート酸化膜５を介してゲ
ート電極６が設けられる。ゲート酸化膜５のドレイン電
極12の側は厚いフィールド酸化膜７となって、ゲート電
極６と半導体基板との間を絶縁している。このフィール
ド酸化膜７の上に延びたゲート電極６はフィールドプレ
ートの役をする。ソース電極11およびドレイン電極12と
ゲート電極６との間の絶縁のためにはPSGなどからなる
絶縁膜13が介在している。このMOSFETのp+層31をn+層と
すると、領域４にｐチャネルが形成され、ソース層２か
らドレイン層３に正孔が注入されるときに伝導度変調を
起こし、大きな電流を流すことのできる横型IGBTになる
ことはよく知られている。
チャネル形成領域にチャネルを形成するためのMOS構造
を備えたMOS型半導体装置は、電圧制御が可能で制御回
路が簡単になる利点を有するのでその種類が増大しつつ
ある。第１図はその一つである横型のＰチャネルMOSFET
を示す。図において、n-ベース層１の表面部にソース層
２およびドレイン層３が形成され、さらにソース層２お
よびドレイン層３のソース電極11およびドレイン電極12
の接触部にそれぞれ高不純物濃度のp+層31が形成されて
いる。このMOSFETのチャネル形成領域は、n-ベース層１
の表面層のｐソース層２およびｐドレイン層３にはさま
れた領域４であり、その上にゲート酸化膜５を介してゲ
ート電極６が設けられる。ゲート酸化膜５のドレイン電
極12の側は厚いフィールド酸化膜７となって、ゲート電
極６と半導体基板との間を絶縁している。このフィール
ド酸化膜７の上に延びたゲート電極６はフィールドプレ
ートの役をする。ソース電極11およびドレイン電極12と
ゲート電極６との間の絶縁のためにはPSGなどからなる
絶縁膜13が介在している。このMOSFETのp+層31をn+層と
すると、領域４にｐチャネルが形成され、ソース層２か
らドレイン層３に正孔が注入されるときに伝導度変調を
起こし、大きな電流を流すことのできる横型IGBTになる
ことはよく知られている。
第２図は横型のＮチャネルMOSFETを示し、第１図のＰ
チャネルMOSFETと導電型が逆になったもので、同じ機能
をもつ部分には第１図と同一の符号が付されている。こ
の場合はソース層はn+層21のみでｎ層はない。また、ソ
ース電極11がベース層１にp+層14を介して短絡されてい
る。この場合も、n+層31をp+層にすることにより横型の
ＮチャネルIGBTができる。
チャネルMOSFETと導電型が逆になったもので、同じ機能
をもつ部分には第１図と同一の符号が付されている。こ
の場合はソース層はn+層21のみでｎ層はない。また、ソ
ース電極11がベース層１にp+層14を介して短絡されてい
る。この場合も、n+層31をp+層にすることにより横型の
ＮチャネルIGBTができる。
第３図は縦型のＮチャネルMOSFETを示し、第２図と共
通の部分には同一の符号が付されている。この場合もn+
層31をp+層にすることにより縦型のＮチャネルIGBTがで
きる。
通の部分には同一の符号が付されている。この場合もn+
層31をp+層にすることにより縦型のＮチャネルIGBTがで
きる。
上にあげたようなMOS型半導体装置では高耐圧化が困
難であるという問題がある。その原因は、オフ時にドレ
イン電極12とソース電極11の間に高電圧が印加される
と、ゲート電極６の下の薄いゲート酸化膜５と厚いフィ
ールド酸化膜７の間に存在する段差８の直下のドレイン
層３に電界集中が生じるためである。
難であるという問題がある。その原因は、オフ時にドレ
イン電極12とソース電極11の間に高電圧が印加される
と、ゲート電極６の下の薄いゲート酸化膜５と厚いフィ
ールド酸化膜７の間に存在する段差８の直下のドレイン
層３に電界集中が生じるためである。
本発明の目的は、上述の問題を解決し、ゲート電極下
に存在する絶縁膜の段差に基づく電界集中を防いでオフ
時の耐圧の高いMOS型半導体装置を提供することにあ
る。
に存在する絶縁膜の段差に基づく電界集中を防いでオフ
時の耐圧の高いMOS型半導体装置を提供することにあ
る。
上述の目的を達成するために、本発明は、半導体基板
の表面層に第二導電形の第二領域（ドレイン層）と、そ
の第二領域に囲まれた第一導電形の第三領域（ベース
層）と、更にその第三領域に囲まれた第二導電形の第一
領域（ソース層）とを備え、第一領域と第二領域とには
さまれた第三領域の表面層にチャネル形成領域（４）を
有し、そのチャネル形成領域の上に薄いゲート絶縁膜
（５）を介してゲート電極（６）が設けられ、ゲート絶
縁膜に連続してゲート電極と半導体基板との間の絶縁の
為の厚いフィールド絶縁膜（７）を第二領域表面上に備
え、第一領域と電気的に接続された第一の電極（ソース
電極11）を半導体基板の表面層に有し、第二領域と電気
的に接続された第二の電極（ドレイン電極12）を半導体
基板の裏面層に有し、第二領域の表面上にゲート絶縁膜
とフィールド絶縁膜の段差（８）を有する縦型のMOS型
半導体装置において、フィールド絶縁膜の厚さがゲート
絶縁膜の厚さの３〜12倍であるものとする。あるいは、
半導体基板の表面層の第一の電極と電気的に接続された
第二導電形の第一領域と、裏面層の第二の電極と電気的
に接続された第二導電形の第二領域と、第一領域と第二
領域とにはさまれた第一導電形の第三領域の表面層にチ
ャネル形成領域を有し、そのチャネル形成領域の上に薄
いゲート絶縁膜を介してゲート電極が設けられ、ゲート
絶縁膜に連続してゲート電極と半導体基板の間の絶縁の
ための厚いフィールド絶縁膜を備えた縦型のMOS型半導
体装置において、ゲート絶縁膜とフィールド絶縁膜の間
の段差直下の第二導電形の第二領域の表面部に第一導電
形の電界緩和層（９）が形成されたものとする。あるい
は、半導体基板の表面層の第一の電極と電気的に接続さ
れた第二導電形の第一領域と、表面層の第二の電極と電
気的に接続された第二導電形の第二領域と、第一領域と
第二領域とにはさまれた第一導電形の第三領域の表面層
にチャネル形成領域を有し、そのチャネル形成領域の上
に薄いゲート絶縁膜を介してゲート電極が設けられ、ゲ
ート絶縁膜に連続してゲート電極と半導体基板の間の絶
縁のために厚いフィールド絶縁膜を備えた横型のMOS型
半導体装置において、ゲート絶縁膜とフィールド絶縁膜
の間の段差直下の第二導電形の第二領域の表面部に第一
導電形の電界緩和層が形成されたものとする。あるい
は、第二導電形の第二領域と第二の電極との間に第一導
電形の第四領域を有するものとする。
の表面層に第二導電形の第二領域（ドレイン層）と、そ
の第二領域に囲まれた第一導電形の第三領域（ベース
層）と、更にその第三領域に囲まれた第二導電形の第一
領域（ソース層）とを備え、第一領域と第二領域とには
さまれた第三領域の表面層にチャネル形成領域（４）を
有し、そのチャネル形成領域の上に薄いゲート絶縁膜
（５）を介してゲート電極（６）が設けられ、ゲート絶
縁膜に連続してゲート電極と半導体基板との間の絶縁の
為の厚いフィールド絶縁膜（７）を第二領域表面上に備
え、第一領域と電気的に接続された第一の電極（ソース
電極11）を半導体基板の表面層に有し、第二領域と電気
的に接続された第二の電極（ドレイン電極12）を半導体
基板の裏面層に有し、第二領域の表面上にゲート絶縁膜
とフィールド絶縁膜の段差（８）を有する縦型のMOS型
半導体装置において、フィールド絶縁膜の厚さがゲート
絶縁膜の厚さの３〜12倍であるものとする。あるいは、
半導体基板の表面層の第一の電極と電気的に接続された
第二導電形の第一領域と、裏面層の第二の電極と電気的
に接続された第二導電形の第二領域と、第一領域と第二
領域とにはさまれた第一導電形の第三領域の表面層にチ
ャネル形成領域を有し、そのチャネル形成領域の上に薄
いゲート絶縁膜を介してゲート電極が設けられ、ゲート
絶縁膜に連続してゲート電極と半導体基板の間の絶縁の
ための厚いフィールド絶縁膜を備えた縦型のMOS型半導
体装置において、ゲート絶縁膜とフィールド絶縁膜の間
の段差直下の第二導電形の第二領域の表面部に第一導電
形の電界緩和層（９）が形成されたものとする。あるい
は、半導体基板の表面層の第一の電極と電気的に接続さ
れた第二導電形の第一領域と、表面層の第二の電極と電
気的に接続された第二導電形の第二領域と、第一領域と
第二領域とにはさまれた第一導電形の第三領域の表面層
にチャネル形成領域を有し、そのチャネル形成領域の上
に薄いゲート絶縁膜を介してゲート電極が設けられ、ゲ
ート絶縁膜に連続してゲート電極と半導体基板の間の絶
縁のために厚いフィールド絶縁膜を備えた横型のMOS型
半導体装置において、ゲート絶縁膜とフィールド絶縁膜
の間の段差直下の第二導電形の第二領域の表面部に第一
導電形の電界緩和層が形成されたものとする。あるい
は、第二導電形の第二領域と第二の電極との間に第一導
電形の第四領域を有するものとする。
一例として、第２図に示した横型のＮチャネルMOSFET
において、ゲート酸化膜５の厚さに対するフィールド酸
化膜７の厚さの比を変化させた場合のベース層１とドレ
イン層３の間のブレークダウン電圧の変化を第４図に示
す。厚さの比が12倍以上の領域Ａでは、フィールド酸化
膜７を厚くするに従ってブレークダウン電圧が低下して
いく。これは、酸化膜段差８の直下のドレイン層３内に
おける電界集中が原因である。厚さの比が３倍以下の領
域Ｃになるとブレークダウン電圧が著しく低下してい
る。これはゲート電極６のドレイン端71直下のドレイン
層３内における電界集中が原因である。従って、ゲート
絶縁膜とフィールド絶縁膜の厚さの比を３〜12倍にすれ
ば、これらの電界集中が避けられる。
において、ゲート酸化膜５の厚さに対するフィールド酸
化膜７の厚さの比を変化させた場合のベース層１とドレ
イン層３の間のブレークダウン電圧の変化を第４図に示
す。厚さの比が12倍以上の領域Ａでは、フィールド酸化
膜７を厚くするに従ってブレークダウン電圧が低下して
いく。これは、酸化膜段差８の直下のドレイン層３内に
おける電界集中が原因である。厚さの比が３倍以下の領
域Ｃになるとブレークダウン電圧が著しく低下してい
る。これはゲート電極６のドレイン端71直下のドレイン
層３内における電界集中が原因である。従って、ゲート
絶縁膜とフィールド絶縁膜の厚さの比を３〜12倍にすれ
ば、これらの電界集中が避けられる。
また、MOS型半導体装置のオフ時の第二導電型の第
一，第二領域の間に高電圧が印加されると、ゲート電極
と第二領域の間の電位差により第二領域の上に薄いゲー
ト絶縁膜を介して設けられたゲート電極に対向する第二
領域の表面に形成される反転層によって、ゲート絶縁膜
とフィールド絶縁膜の間の段差の下に形成された電界緩
和層はチャネル形成領域を含む第一導電形の領域と同電
位となるため、その第一導電形の領域と第二導電形の第
二領域との間の電位差により生ずる絶縁膜段差の下での
電界集中が緩和される。
一，第二領域の間に高電圧が印加されると、ゲート電極
と第二領域の間の電位差により第二領域の上に薄いゲー
ト絶縁膜を介して設けられたゲート電極に対向する第二
領域の表面に形成される反転層によって、ゲート絶縁膜
とフィールド絶縁膜の間の段差の下に形成された電界緩
和層はチャネル形成領域を含む第一導電形の領域と同電
位となるため、その第一導電形の領域と第二導電形の第
二領域との間の電位差により生ずる絶縁膜段差の下での
電界集中が緩和される。
本出願の第一の発明の実施例としては、第３図に示し
た縦型のMOSFETにおいて、ゲート酸化膜５の厚さを500
Åとし、フィールド酸化膜７の厚さを1500Åないし6000
Åとする。第２図に示した参考例の横型ＮチャネルMOSF
ETでは、フィールド酸化膜７の厚さが2500Åのときベー
ス層１とドレイン層３の間のブレークダウン電圧は134V
であり、10000Åのときの123Vに対し著しく向上するこ
とはすでに第４図に示した通りである。第３図に示した
実施例の縦型ＮチャネルMOSFETでは、フィールド酸化膜
７の厚さが10000Åのとき255Vであったブレークダウン
電圧が5000Åのときには275Vになった。
た縦型のMOSFETにおいて、ゲート酸化膜５の厚さを500
Åとし、フィールド酸化膜７の厚さを1500Åないし6000
Åとする。第２図に示した参考例の横型ＮチャネルMOSF
ETでは、フィールド酸化膜７の厚さが2500Åのときベー
ス層１とドレイン層３の間のブレークダウン電圧は134V
であり、10000Åのときの123Vに対し著しく向上するこ
とはすでに第４図に示した通りである。第３図に示した
実施例の縦型ＮチャネルMOSFETでは、フィールド酸化膜
７の厚さが10000Åのとき255Vであったブレークダウン
電圧が5000Åのときには275Vになった。
第５図（ａ），（ｂ）は、本出願の第二の発明の横型
ＰチャネルMOSFETにおける実施例を示し、図（ａ）は平
面図、図（ｂ）は図（ａ）のＡ−Ａ線断面図であり、第
１図と共通の部分には同一の符号が付されている。フィ
ールド酸化膜７には、図（ａ）で実線で示す開口部71お
よび72が開けられており、開口部71の中にゲート酸化膜
５が存在し、また絶縁膜13の開口部14でソース電極11が
p+層21と接触している。開口部72の中では、絶縁膜13の
開口部15でドレイン領域12がp+層31と接触している。本
発明による電界緩和層としてのｎ層９は図（ａ）で一点
鎖線で示され、薄いゲート酸化膜５と厚いフィールド酸
化膜７の間の段差８の直下に形成されている。このよう
なMOSFETは、n-シリコン基板の表面に酸化膜マスクを被
着してｐ層2,3を形成し、ドーズ量１×1012〜５×1012/
cm3のイオン注入でｎ層９を形成する。次いで厚い酸化
膜の不要な部分を除去し、薄いゲート酸化膜５を形成、
その上に多結晶Siを積層し、パターニングしてゲート電
極６を形成、さらにフィールド酸化膜７をマスクにして
p+層21および31を形成することにより造られた。この構
造で比抵抗３Ωcmのベース層の場合、従来の60Vの耐圧
に対して140Vの耐圧が得られ、しかもオン抵抗は従来の
ものと全く同等であった。
ＰチャネルMOSFETにおける実施例を示し、図（ａ）は平
面図、図（ｂ）は図（ａ）のＡ−Ａ線断面図であり、第
１図と共通の部分には同一の符号が付されている。フィ
ールド酸化膜７には、図（ａ）で実線で示す開口部71お
よび72が開けられており、開口部71の中にゲート酸化膜
５が存在し、また絶縁膜13の開口部14でソース電極11が
p+層21と接触している。開口部72の中では、絶縁膜13の
開口部15でドレイン領域12がp+層31と接触している。本
発明による電界緩和層としてのｎ層９は図（ａ）で一点
鎖線で示され、薄いゲート酸化膜５と厚いフィールド酸
化膜７の間の段差８の直下に形成されている。このよう
なMOSFETは、n-シリコン基板の表面に酸化膜マスクを被
着してｐ層2,3を形成し、ドーズ量１×1012〜５×1012/
cm3のイオン注入でｎ層９を形成する。次いで厚い酸化
膜の不要な部分を除去し、薄いゲート酸化膜５を形成、
その上に多結晶Siを積層し、パターニングしてゲート電
極６を形成、さらにフィールド酸化膜７をマスクにして
p+層21および31を形成することにより造られた。この構
造で比抵抗３Ωcmのベース層の場合、従来の60Vの耐圧
に対して140Vの耐圧が得られ、しかもオン抵抗は従来の
ものと全く同等であった。
第６図，第７図は電界緩和層９についての異なる実施
例を平面図で示し、いずれもｎ層９がドレイン層３の領
界より外まで延びてソース層２と接続されている。従っ
て、第５図においては浮遊状態にあった電界緩和層９が
ベース層２と同電位となるが効果は同様である。
例を平面図で示し、いずれもｎ層９がドレイン層３の領
界より外まで延びてソース層２と接続されている。従っ
て、第５図においては浮遊状態にあった電界緩和層９が
ベース層２と同電位となるが効果は同様である。
第８図は縦型のＮチャネルMOSFETにおける実施例を示
し、第３図と共通の部分には同一の符号が付されてい
る。この場合は、電界緩和層９がp+層５であり、p+高濃
度ベース層11と同時に不純物拡散物で形成され、平均濃
度は１×1018/cm3である。このp+層を最初に形成したの
ち、ゲート酸化膜5,ゲート電極６を形成し、そのあとで
p-ベース層1,n+層21の拡散を行う。
し、第３図と共通の部分には同一の符号が付されてい
る。この場合は、電界緩和層９がp+層５であり、p+高濃
度ベース層11と同時に不純物拡散物で形成され、平均濃
度は１×1018/cm3である。このp+層を最初に形成したの
ち、ゲート酸化膜5,ゲート電極６を形成し、そのあとで
p-ベース層1,n+層21の拡散を行う。
以上は、横型，縦型のMOSFETにおける実施例について
述べたが、層31の導電形を変えた横型，縦型のIGBTにつ
いても同様に実施できる。またソース層２あるいは21と
ドレイン層３の間にはさまれたゲート酸化膜５の直下の
ベース層１の表面に、ソース層およびドレイン層と同一
導電形の層を設けてソース層とドレイン層を接続したノ
ーマリーオン型のMOS型半導体装置についても同様に実
施できる。
述べたが、層31の導電形を変えた横型，縦型のIGBTにつ
いても同様に実施できる。またソース層２あるいは21と
ドレイン層３の間にはさまれたゲート酸化膜５の直下の
ベース層１の表面に、ソース層およびドレイン層と同一
導電形の層を設けてソース層とドレイン層を接続したノ
ーマリーオン型のMOS型半導体装置についても同様に実
施できる。
本発明によれば、縦型のMOS型半導体装置の厚いフィ
ールド絶縁膜と薄いゲート絶縁膜との厚さの比を３〜12
倍に制御することにより、あるいはMOS形半導体装置の
ゲート絶縁膜とフィールド絶縁膜との間の段差直下の領
域の表面層に異なる導電形の領域を形成することによ
り、段差直下での電界集中が緩和され、オフ時の耐圧の
高いMOS形半導体装置を得ることができた。
ールド絶縁膜と薄いゲート絶縁膜との厚さの比を３〜12
倍に制御することにより、あるいはMOS形半導体装置の
ゲート絶縁膜とフィールド絶縁膜との間の段差直下の領
域の表面層に異なる導電形の領域を形成することによ
り、段差直下での電界集中が緩和され、オフ時の耐圧の
高いMOS形半導体装置を得ることができた。
第１図は本出願の参考例である横型ＰチャネルMOSFETの
断面図、第２図は同じく横型ＮチャネルMOSFETの断面
図、第３図は本出願の一つの発明の実施例である縦型Ｎ
チャネルMOSFETの断面図、第４図はその発明の根拠を示
すブレークダウン電圧とフィールド酸化膜厚のゲート酸
化膜厚に対する比との関係線図、第５図は本出願の他の
発明の横型ＰチャネルMOSFETにおける一実施例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＡ−Ａ線断面図、第
６図，第７図は第５図に示した実施例の二つの変形例を
示す平面図、第８図は他の発明における縦型Ｎチャネル
MOSFETにおける実施例の断面図である。 １……ベース層、２……ソース層、３……ドレイン層、
４……チャネル形成領域、５……ゲート酸化膜、６……
ゲート電極、７……フィールド酸化膜、８……段差、９
……電界緩和層。
断面図、第２図は同じく横型ＮチャネルMOSFETの断面
図、第３図は本出願の一つの発明の実施例である縦型Ｎ
チャネルMOSFETの断面図、第４図はその発明の根拠を示
すブレークダウン電圧とフィールド酸化膜厚のゲート酸
化膜厚に対する比との関係線図、第５図は本出願の他の
発明の横型ＰチャネルMOSFETにおける一実施例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＡ−Ａ線断面図、第
６図，第７図は第５図に示した実施例の二つの変形例を
示す平面図、第８図は他の発明における縦型Ｎチャネル
MOSFETにおける実施例の断面図である。 １……ベース層、２……ソース層、３……ドレイン層、
４……チャネル形成領域、５……ゲート酸化膜、６……
ゲート電極、７……フィールド酸化膜、８……段差、９
……電界緩和層。
Claims (4)
- 【請求項１】半導体基板の表面層に第二導電形の第二領
域と、その第二領域に囲まれた第一導電形の第三領域
と、更にその第三領域に囲まれた第二導電形の第一領域
とを備え、第一領域と第二領域とにはさまれた第三領域
の表面層にチャネル形成領域を有し、そのチャネル形成
領域の上に薄いゲート絶縁膜を介してゲート電極が設け
られ、ゲート絶縁膜に連続してゲート電極と半導体基板
との間の絶縁の為の厚いフィールド絶縁膜を第二領域表
面上に備え、第一領域と電気的に接続された第一の電極
を半導体基板の表面層に有し、第二領域と電気的に接続
された第二の電極を半導体基板の裏面層に有し、第二領
域の表面上にゲート絶縁膜とフィールド絶縁膜の段差を
有する縦型のMOS型半導体装置において、フィールド絶
縁膜の厚さがゲート絶縁膜の厚さの３〜12倍であること
を特徴とするMOS型半導体装置。 - 【請求項２】半導体基板の表面層の第一の電極と電気的
に接続された第二導電形の第一領域と、裏面層の第二の
電極と電気的に接続された第二導電形の第二領域と、第
一領域と第二領域とにはさまれた第一導電形の第三領域
の表面層にチャネル形成領域を有し、そのチャネル形成
領域の上に薄いゲート絶縁膜を介してゲート電極が設け
られ、ゲート絶縁膜に連続してゲート電極と半導体基板
の間の絶縁のための厚いフィールド絶縁膜を備えた縦型
のMOS型半導体装置において、ゲート絶縁膜とフィール
ド絶縁膜の間の段差直下の第二導電形の第二領域の表面
部に第一導電形の電界緩和層が形成されたことを特徴と
するMOS型半導体装置。 - 【請求項３】半導体基板の表面層の第一の電極と電気的
に接続された第二導電形の第一領域と、表面層の第二の
電極と電気的に接続された第二導電形の第二領域と、第
一領域と第二領域とにはさまれた第一導電形の第三領域
の表面層にチャネル形成領域を有し、そのチャネル形成
領域の上に薄いゲート絶縁膜を介してゲート電極が設け
られ、ゲート絶縁膜に連続してゲート電極と半導体基板
の間の絶縁のための厚いフィールド絶縁膜を備えた横型
のMOS型半導体装置において、ゲート絶縁膜とフィール
ド絶縁膜の間の段差直下の第二導電形の第二領域の表面
部に第一導電形の電界緩和層が形成されたことを特徴と
するMOS型半導体装置。 - 【請求項４】第二導電形の第二領域と第二の電極との間
に第一導電形の第四領域を有することを特徴とする請求
項１乃至３記載のMOS型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4020478A DE4020478C2 (de) | 1989-07-04 | 1990-06-27 | Mos Halbleitervorrichtung |
| US07/547,828 US5089871A (en) | 1989-07-04 | 1990-07-03 | Increased voltage mos semiconductor device |
| US07/757,676 US5162883A (en) | 1989-07-04 | 1991-09-10 | Increased voltage MOS semiconductor device |
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