JP2720574B2 - デュアルゲート型絶縁ゲートバイポーラトランジスタ - Google Patents
デュアルゲート型絶縁ゲートバイポーラトランジスタInfo
- Publication number
- JP2720574B2 JP2720574B2 JP2122389A JP12238990A JP2720574B2 JP 2720574 B2 JP2720574 B2 JP 2720574B2 JP 2122389 A JP2122389 A JP 2122389A JP 12238990 A JP12238990 A JP 12238990A JP 2720574 B2 JP2720574 B2 JP 2720574B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一つの半導体基板上にオンの際にキャリア
を供給するためのMOS構造のほかにオフの際にキャリア
を引抜くためのMOS構造を有するデュアルゲート型絶縁
ゲートバイポーラトランジスタ（以下IGBTと記す）に関
する。
を供給するためのMOS構造のほかにオフの際にキャリア
を引抜くためのMOS構造を有するデュアルゲート型絶縁
ゲートバイポーラトランジスタ（以下IGBTと記す）に関
する。
スイッチング用半導体素子は、定常ロスとスイッチン
グロスの双方が小さいことが理想であり、この目的のた
め各種の半導体素子が提案されている。しかしながら、
一般的には定常ロスとスイッチングロスはトレードオフ
の関係にあり、定常ロスを低減しようとするスイッチン
グロスが増大するという問題がある。これは、定常ロス
を低下させるためには伝導度変調を利用したバイポーラ
動作を行わせる必要があるが、バイポーラ動作を行う場
合には小数キャリアが消滅するまでに時間がかかり、タ
ーンオフタイムの増大すなわちスイッチングロスが増大
することによる。この小数キャリアの再結合を促進しス
イッチングロスを低減するためにライフタイムキラーを
導入すると、伝導度変調が少なくなりオン電圧すなわ
ち、定常ロスが増大する。これを改善する手段の一つと
してデュアルゲート型IGBT,デュアルゲート型Siサイリ
スタなどが提案されている。第２図は特開昭64−57674
号公報で公知のデュアルゲート型IGBTの例で、ｎ型ある
いはｐ型シリコン基板10の上にn-エピタキシャル層１が
積層され、その表面部にｐ型のベース領域21およびドレ
イン領域22が形成されている。さらにｐベース領域21お
よびドレイン領域22表面部にそれぞれ第一n+ソース領域
31および第二n+ソース領域32が形成されており、各ソー
ス領域31,32とn-層１にはさまれて露出しているｐベー
ス領域21,ドレイン領域22の表面上にはゲート酸化膜４
を介して第一ゲート電極51,第二ゲート電極52が設けら
れている。そして、ｐベース領域21と第一ソース領域31
に共通にソース電極６が、ドレイン領域22と第二ソース
領域32に共通にドレイン電極７が接触している。
グロスの双方が小さいことが理想であり、この目的のた
め各種の半導体素子が提案されている。しかしながら、
一般的には定常ロスとスイッチングロスはトレードオフ
の関係にあり、定常ロスを低減しようとするスイッチン
グロスが増大するという問題がある。これは、定常ロス
を低下させるためには伝導度変調を利用したバイポーラ
動作を行わせる必要があるが、バイポーラ動作を行う場
合には小数キャリアが消滅するまでに時間がかかり、タ
ーンオフタイムの増大すなわちスイッチングロスが増大
することによる。この小数キャリアの再結合を促進しス
イッチングロスを低減するためにライフタイムキラーを
導入すると、伝導度変調が少なくなりオン電圧すなわ
ち、定常ロスが増大する。これを改善する手段の一つと
してデュアルゲート型IGBT,デュアルゲート型Siサイリ
スタなどが提案されている。第２図は特開昭64−57674
号公報で公知のデュアルゲート型IGBTの例で、ｎ型ある
いはｐ型シリコン基板10の上にn-エピタキシャル層１が
積層され、その表面部にｐ型のベース領域21およびドレ
イン領域22が形成されている。さらにｐベース領域21お
よびドレイン領域22表面部にそれぞれ第一n+ソース領域
31および第二n+ソース領域32が形成されており、各ソー
ス領域31,32とn-層１にはさまれて露出しているｐベー
ス領域21,ドレイン領域22の表面上にはゲート酸化膜４
を介して第一ゲート電極51,第二ゲート電極52が設けら
れている。そして、ｐベース領域21と第一ソース領域31
に共通にソース電極６が、ドレイン領域22と第二ソース
領域32に共通にドレイン電極７が接触している。
以下、本素子の動作を説明する。本素子をオンさせる
には、n-層1,pベース領域21,第一ソース領域31,ゲート
酸化膜４および第一ゲート電極51により構成される第一
MOSFETのゲート電極51にゲートしきい値以上の電圧を印
加してオン状態にする。第一MOSFETがオンすることによ
り、ソース領域31からベース領域21の表面反転層を通っ
て電子がn-層１に流入する。n-層１に電子が流入する
と、ｐ型ドレイン領域22から正孔が注入され、n-層１
（および基板10）がいわゆる伝導度変調を受け、本素子
は従来のシングルゲート型IGBTとして動作する。一方、
本素子をオフさせるには、先ず第二ゲート電極52にゲー
トしきい値以上の電圧を印加し、n-層1,ドレイン領域2
2,第二ソース領域32,ゲート酸化膜４および第二ゲート
電極52により構成される第二MOSFETをオンさせる。これ
により、ドレイン領域22の表面反転層よりn-層１中の電
子が引抜かれ、ドレイン領域22からの正孔の注入は急速
に低下し、素子はMOSFETあるいはアノードショート型IG
BTとして動作する。したがって、n-層１（および基板）
に生じていた伝導度変調はなくなり、このあと第一MOSF
ETをオフすることにより、素子を高速度でターンオフす
ることができる。
には、n-層1,pベース領域21,第一ソース領域31,ゲート
酸化膜４および第一ゲート電極51により構成される第一
MOSFETのゲート電極51にゲートしきい値以上の電圧を印
加してオン状態にする。第一MOSFETがオンすることによ
り、ソース領域31からベース領域21の表面反転層を通っ
て電子がn-層１に流入する。n-層１に電子が流入する
と、ｐ型ドレイン領域22から正孔が注入され、n-層１
（および基板10）がいわゆる伝導度変調を受け、本素子
は従来のシングルゲート型IGBTとして動作する。一方、
本素子をオフさせるには、先ず第二ゲート電極52にゲー
トしきい値以上の電圧を印加し、n-層1,ドレイン領域2
2,第二ソース領域32,ゲート酸化膜４および第二ゲート
電極52により構成される第二MOSFETをオンさせる。これ
により、ドレイン領域22の表面反転層よりn-層１中の電
子が引抜かれ、ドレイン領域22からの正孔の注入は急速
に低下し、素子はMOSFETあるいはアノードショート型IG
BTとして動作する。したがって、n-層１（および基板）
に生じていた伝導度変調はなくなり、このあと第一MOSF
ETをオフすることにより、素子を高速度でターンオフす
ることができる。
このようなデュアルゲート型IGBTを駆動するには、ソ
ース電極６を接地し、ドレイン電極７に主回路電源から
正の電圧を印加し、ゲート電極51にドレイン電極に印加
する電圧以下の正の電圧を印加して第一のMOSFETをオン
させる。一方、第二のMOSFETをオンさせるには、ドレイ
ン電極７に印加する電圧以上の高い正の電圧をゲート電
極52に印加する必要がある。従って、本素子を駆動する
には、別の絶縁電源を使用するか、チャージポンプなど
の回路を付加することにより主回路電源より駆動電源を
作ることが必要である。
ース電極６を接地し、ドレイン電極７に主回路電源から
正の電圧を印加し、ゲート電極51にドレイン電極に印加
する電圧以下の正の電圧を印加して第一のMOSFETをオン
させる。一方、第二のMOSFETをオンさせるには、ドレイ
ン電極７に印加する電圧以上の高い正の電圧をゲート電
極52に印加する必要がある。従って、本素子を駆動する
には、別の絶縁電源を使用するか、チャージポンプなど
の回路を付加することにより主回路電源より駆動電源を
作ることが必要である。
本発明の目的は、上記の欠点を除去し、第二MOSFETの
駆動電源を主回路側から簡単に得ることができ、使用の
際のコストダウンができるデュアルゲート型IGBTを提供
することにある。
駆動電源を主回路側から簡単に得ることができ、使用の
際のコストダウンができるデュアルゲート型IGBTを提供
することにある。
上記の目的を達成するために、第一の本発明は第一導
電型の半導体基板上に形成された第二導電型の半導体層
と、第二導電型の半導体層の表面部に選択的に形成され
た第一導電型の第一ベース領域と第二導電型で前記半導
体層より高不純物濃度の第二ベース領域とをもち、第一
ベース領域の表面部に選択的に第二導電型の第一ソース
領域が、第二ベース領域の表面部に選択的に第一導電型
のドレイン領域および第一導電型の第二ソース領域がそ
れぞれ形成され、第一ベース領域および第一ソース領域
に共通にソース電極が、ドレイン領域にドレイン電極が
それぞれ接触し、また第二ベース領域および第二ソース
領域に共通に短絡電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、第二ベース領域のドレイン領域
および第二ソース領域にはさまれた領域の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備え、半導
体基板をソース電位と同電位とする。第二の本発明は、
第二導電型の半導体層の表面部にそれぞれ選択的に形成
された第一導電型の第一ベース領域と第二ベース領域と
をもち、第一ベース領域の表面部に選択的に第二導電型
の第一ソース領域が、第二ベース領域の表面部に選択的
に第二導電型の第二ソース領域がそれぞれ形成され、さ
らに第二ベース領域の第二ソース領域および前記半導体
層にはさまれた領域の表面部に第二導電型のチャネル層
が形成され、第一ベース領域および第一ソース領域は共
通にソース電極が、ドレイン領域および第二ソース領域
に共通にドレイン電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、前記チャネル層の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備えたもの
とする。
電型の半導体基板上に形成された第二導電型の半導体層
と、第二導電型の半導体層の表面部に選択的に形成され
た第一導電型の第一ベース領域と第二導電型で前記半導
体層より高不純物濃度の第二ベース領域とをもち、第一
ベース領域の表面部に選択的に第二導電型の第一ソース
領域が、第二ベース領域の表面部に選択的に第一導電型
のドレイン領域および第一導電型の第二ソース領域がそ
れぞれ形成され、第一ベース領域および第一ソース領域
に共通にソース電極が、ドレイン領域にドレイン電極が
それぞれ接触し、また第二ベース領域および第二ソース
領域に共通に短絡電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、第二ベース領域のドレイン領域
および第二ソース領域にはさまれた領域の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備え、半導
体基板をソース電位と同電位とする。第二の本発明は、
第二導電型の半導体層の表面部にそれぞれ選択的に形成
された第一導電型の第一ベース領域と第二ベース領域と
をもち、第一ベース領域の表面部に選択的に第二導電型
の第一ソース領域が、第二ベース領域の表面部に選択的
に第二導電型の第二ソース領域がそれぞれ形成され、さ
らに第二ベース領域の第二ソース領域および前記半導体
層にはさまれた領域の表面部に第二導電型のチャネル層
が形成され、第一ベース領域および第一ソース領域は共
通にソース電極が、ドレイン領域および第二ソース領域
に共通にドレイン電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、前記チャネル層の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備えたもの
とする。
第一の発明においては、ドレイン電極の接触する第一
導電型のドレイン領域、ドレイン領域を囲む第二導電型
の第二ベース領域、その第二ベース領域と短絡電極で短
絡される第一導電型の第二ソース領域および第二ゲート
電極からなる第二のMOSFETのチャネルは第一のMOSFETと
逆の第一導電型であり、ドレイン電極に印加される電位
よりもソース電極の電位に近い電位に第二ゲート電極を
印加することによりオンさせることができ、第一MOSFET
のオフに先立って高抵抗層のキャリアを引抜くことがで
きる。なお、第二ベース領域は、第二導電型の半導体層
と第一導電型のベース層との間に逆電圧が印加されたと
きに、高抵抗の半導体層に空乏層が広がってドレイン領
域に達してパンチスルーすることを防ぐためのバッファ
層としても役立つ。また、短絡電極はキャリア引抜き時
のキャリア変換に役立つ。第二の発明では、ドレイン電
極の接触する第二導電型のドレイン領域、第二導電型の
半導体層、両者にはさまれた領域の表面部に設けられた
第二導電型のチャネル層および第二ゲート電極により構
成される第二MOSFETは、デブレッション型MOSFETであ
り、ドレイン電極に印加される電位よりソース電極の電
位に近い電位に第二ゲート電極をすることによりオフさ
せることができる。すなわち、いずれも主回路電源電位
範囲内に駆動電圧範囲を選定することが可能になり、駆
動電源を主回路側から簡単に得られる。
導電型のドレイン領域、ドレイン領域を囲む第二導電型
の第二ベース領域、その第二ベース領域と短絡電極で短
絡される第一導電型の第二ソース領域および第二ゲート
電極からなる第二のMOSFETのチャネルは第一のMOSFETと
逆の第一導電型であり、ドレイン電極に印加される電位
よりもソース電極の電位に近い電位に第二ゲート電極を
印加することによりオンさせることができ、第一MOSFET
のオフに先立って高抵抗層のキャリアを引抜くことがで
きる。なお、第二ベース領域は、第二導電型の半導体層
と第一導電型のベース層との間に逆電圧が印加されたと
きに、高抵抗の半導体層に空乏層が広がってドレイン領
域に達してパンチスルーすることを防ぐためのバッファ
層としても役立つ。また、短絡電極はキャリア引抜き時
のキャリア変換に役立つ。第二の発明では、ドレイン電
極の接触する第二導電型のドレイン領域、第二導電型の
半導体層、両者にはさまれた領域の表面部に設けられた
第二導電型のチャネル層および第二ゲート電極により構
成される第二MOSFETは、デブレッション型MOSFETであ
り、ドレイン電極に印加される電位よりソース電極の電
位に近い電位に第二ゲート電極をすることによりオフさ
せることができる。すなわち、いずれも主回路電源電位
範囲内に駆動電圧範囲を選定することが可能になり、駆
動電源を主回路側から簡単に得られる。
以下、第２図を含めて各図に共通の部分に同一の符号
を付した図を引用して本発明の実施例について説明す
る。第１図に示す素子の第２図の素子と異なる点は、第
二MOSFETがｎ型第二ベース領域８をもっており、その中
央にp+ドレイン領域81、その両側にp+第二ソース領域82
が形成され、第二ゲート電極52は、ドレイン領域81と第
二ソース領域82にはさまれて露出しているｎベース領域
８の表面上にゲート酸化膜４を介して設けられているこ
とである。p+ドレイン領域81にはドレイン電極が接触
し、第二ソース領域82は、第二ベース領域８に形成され
たn+接触領域33に共通に接触する短絡電極71により第二
ベース領域と接続されている。この素子をオンするに
は、第二MOSFETをオフしておき、第一ベース領域21,第
一ソース領域31,n-層１、ゲート酸化膜4,第一ゲート電
極51で構成される第一MOSFETをオンさせる。これにより
本素子はバッファとしてｎ領域８を有するIGBTとして動
作する。一方、本素子をオフするには、第二ゲート電極
52にゲートしきい値以上の電圧を印加して第二MOSFETを
オンさせることにより、ｎバッファ領域８中の電子を、
第二ベース領域８→接触領域33→短絡電極71→第二ソー
ス領域82→ベース領域８の表面反転層（ｐチャネル）→
ドレイン領域81→ドレイン電極７の径路により引き抜
く。このため、第２図の素子と同様の効果により、n-層
１（および基板10）に生じていた伝導度変調がなくな
り、このあと第一MOSFETをオフさせることにより、本素
子はMOSFETあるいはアノードショート型IGBTとして高速
にターンオフさせることができる。なお、電極71はｐ型
領域通過のためにキャリアを電子から正孔へ変換する役
をする金属電極である。
を付した図を引用して本発明の実施例について説明す
る。第１図に示す素子の第２図の素子と異なる点は、第
二MOSFETがｎ型第二ベース領域８をもっており、その中
央にp+ドレイン領域81、その両側にp+第二ソース領域82
が形成され、第二ゲート電極52は、ドレイン領域81と第
二ソース領域82にはさまれて露出しているｎベース領域
８の表面上にゲート酸化膜４を介して設けられているこ
とである。p+ドレイン領域81にはドレイン電極が接触
し、第二ソース領域82は、第二ベース領域８に形成され
たn+接触領域33に共通に接触する短絡電極71により第二
ベース領域と接続されている。この素子をオンするに
は、第二MOSFETをオフしておき、第一ベース領域21,第
一ソース領域31,n-層１、ゲート酸化膜4,第一ゲート電
極51で構成される第一MOSFETをオンさせる。これにより
本素子はバッファとしてｎ領域８を有するIGBTとして動
作する。一方、本素子をオフするには、第二ゲート電極
52にゲートしきい値以上の電圧を印加して第二MOSFETを
オンさせることにより、ｎバッファ領域８中の電子を、
第二ベース領域８→接触領域33→短絡電極71→第二ソー
ス領域82→ベース領域８の表面反転層（ｐチャネル）→
ドレイン領域81→ドレイン電極７の径路により引き抜
く。このため、第２図の素子と同様の効果により、n-層
１（および基板10）に生じていた伝導度変調がなくな
り、このあと第一MOSFETをオフさせることにより、本素
子はMOSFETあるいはアノードショート型IGBTとして高速
にターンオフさせることができる。なお、電極71はｐ型
領域通過のためにキャリアを電子から正孔へ変換する役
をする金属電極である。
また、薄く一層多量にドープされたエピタキシャル層
を用いて高耐圧で低いオン抵抗を得る公知のリサーフ
（表面電解減少）技術を用いたもので、ソース電極６に
接触するp+分離領域83および基板10に達するp+埋込領域
84により、または、基板の裏面に接触する基板電極11を
設け、ソース電位と同電位を印加することにより、p-基
板10をソース電位としている。なお、このようにリサー
フ技術を使用した場合には、素子がオフ状態になったと
きにn-領域１がすべて空乏化することから、p+ドレイン
領域81にパンチスルーを防止するバッファとして、第二
ベース領域８が役立つ。
を用いて高耐圧で低いオン抵抗を得る公知のリサーフ
（表面電解減少）技術を用いたもので、ソース電極６に
接触するp+分離領域83および基板10に達するp+埋込領域
84により、または、基板の裏面に接触する基板電極11を
設け、ソース電位と同電位を印加することにより、p-基
板10をソース電位としている。なお、このようにリサー
フ技術を使用した場合には、素子がオフ状態になったと
きにn-領域１がすべて空乏化することから、p+ドレイン
領域81にパンチスルーを防止するバッファとして、第二
ベース領域８が役立つ。
第３図に示す実施例では、第２図の素子と異なる点
は、第二MOSFETのドレイン領域22のゲート電極52に面す
るチャネル領域にｎ拡散層９を形成したことである。こ
れにより第二MOSFETはデプレッション型になるので、ゲ
ート電極52に電圧を印加しないときにオンしており、電
圧を印加することによりオフさせることにより、上記の
各デュアルゲート型IGBTと同様の動作をさせることがで
きる。
は、第二MOSFETのドレイン領域22のゲート電極52に面す
るチャネル領域にｎ拡散層９を形成したことである。こ
れにより第二MOSFETはデプレッション型になるので、ゲ
ート電極52に電圧を印加しないときにオンしており、電
圧を印加することによりオフさせることにより、上記の
各デュアルゲート型IGBTと同様の動作をさせることがで
きる。
本発明によれば、第二導電型のチャネルが形成される
第一MOSFETに対し、第二MOSFETに形成されるチャネルを
第一導電型とすることにより、あるいは第二MOSFETをデ
プレッション型MOSFETとすることにより、第一，第二MO
SFET双方の駆動電圧を主回路電源電圧範囲内に設定でき
るようになった。この結果、別の絶縁電源あるいはチャ
ージポンプなどの回路の必要はなく、ゲート駆動電源を
主回路電源より簡単に得ることができ、デュアルゲート
型IGBTを用いたシステムの総コストの低減が可能となっ
た。
第一MOSFETに対し、第二MOSFETに形成されるチャネルを
第一導電型とすることにより、あるいは第二MOSFETをデ
プレッション型MOSFETとすることにより、第一，第二MO
SFET双方の駆動電圧を主回路電源電圧範囲内に設定でき
るようになった。この結果、別の絶縁電源あるいはチャ
ージポンプなどの回路の必要はなく、ゲート駆動電源を
主回路電源より簡単に得ることができ、デュアルゲート
型IGBTを用いたシステムの総コストの低減が可能となっ
た。
第１図は本発明の一実施例の素子の要部断面図、第２図
は従来の素子の要部断面図、第３図，はそれぞれ本発明
の異なる実施例の素子の要部断面図である。 1:n-エピタキシャル層、10:シリコン基板、21:第一ベー
ス領域、22,81:ドレイン領域、31:第一ソース領域、32,
82:第二ソース領域、4:ゲート酸化膜、51:第一ゲート電
極、52:第二ゲート電極、6:ソース電極、7:ドレイン電
極、71:短絡電極、8:第二ベース領域、9:n拡散層。
は従来の素子の要部断面図、第３図，はそれぞれ本発明
の異なる実施例の素子の要部断面図である。 1:n-エピタキシャル層、10:シリコン基板、21:第一ベー
ス領域、22,81:ドレイン領域、31:第一ソース領域、32,
82:第二ソース領域、4:ゲート酸化膜、51:第一ゲート電
極、52:第二ゲート電極、6:ソース電極、7:ドレイン電
極、71:短絡電極、8:第二ベース領域、9:n拡散層。
Claims (2)
- 【請求項１】第一導電型の半導体基板上に形成された第
二導電型の半導体層と、第二導電型の半導体層の表面部
に選択的に形成された第一導電型の第一ベース領域と第
二導電型で前記半導体層より高不純物濃度の第二ベース
領域とをもち、第一ベース領域の表面部に選択的に第二
導電型の第一ソース領域が、第二ベース領域の表面部に
選択的に第一導電型のドレイン領域および第一導電型の
第二ソース領域がそれぞれ形成され、第一ベース領域お
よび第一ソース領域に共通にソース電極が、ドレイン領
域にドレイン電極がそれぞれ接触し、また第二ベース領
域および第二ソース領域に共通に短絡電極が接触し、第
一ベース領域の第一ソース領域および前記半導体層には
さまれた領域の表面上に第一ゲート電極を、第二ベース
領域のドレイン領域および第二ソース領域にはさまれた
領域の表面上に第二ゲート電極をそれぞれゲート絶縁膜
を介して備え、半導体基板がソース電位と同電位である
ことを特徴とするデュアルゲート型絶縁ゲートバイポー
ラトランジスタ。 - 【請求項２】第二導電型の半導体層の表面部にそれぞれ
選択的に形成された第一導電型の第一ベース領域と第二
ベース領域とをもち、第一ベース領域の表面部に選択的
に第二導電型の第一ソース領域が、第二ベース領域の表
面部に選択的に第二導電型の第二ソース領域がそれぞれ
形成され、さらに第二ベース領域の第二ソース領域およ
び前記半導体層にはさまれた領域の表面部に第二導電型
のチャネル層が形成され、第一ベース領域および第一ソ
ース領域に共通にソース電極が、第二ベース領域および
第二ソース領域に共通にドレイン電極が接触し、第一ベ
ース領域の第一ソース領域および前記半導体層にはさま
れた領域の表面上に第一ゲート電極を、前記チャネル層
の表面上に第二ゲート電極をそれぞれゲート絶縁膜を介
して備えたことを特徴とするデュアルゲート型絶縁ゲー
トバイポーラトランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122389A JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122389A JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418763A JPH0418763A (ja) | 1992-01-22 |
| JP2720574B2 true JP2720574B2 (ja) | 1998-03-04 |
Family
ID=14834590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122389A Expired - Lifetime JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720574B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3203814B2 (ja) * | 1992-10-19 | 2001-08-27 | 富士電機株式会社 | 半導体装置 |
| DE4335298C1 (de) * | 1993-10-15 | 1995-03-23 | Siemens Ag | Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb |
| US7723803B2 (en) * | 2005-03-07 | 2010-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| US9070735B2 (en) * | 2013-07-02 | 2015-06-30 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120799B2 (ja) * | 1988-04-01 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
-
1990
- 1990-05-11 JP JP2122389A patent/JP2720574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418763A (ja) | 1992-01-22 |
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