JPH0349266A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0349266A JPH0349266A JP1185109A JP18510989A JPH0349266A JP H0349266 A JPH0349266 A JP H0349266A JP 1185109 A JP1185109 A JP 1185109A JP 18510989 A JP18510989 A JP 18510989A JP H0349266 A JPH0349266 A JP H0349266A
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- drain
- impurity concentration
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000010410 layer Substances 0.000 claims abstract description 91
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 239000002344 surface layer Substances 0.000 claims abstract description 4
- 108091006146 Channels Proteins 0.000 abstract 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型ＭＯ３ＦＥＴあるいは絶縁ゲート型バイ
ポーラトランジスタのように、第一導電形のドレイン層
の表面部に選択的に第二導電形のチャネル層が間隔を介
して設けられ、さらにチャネル層の表面部に選択的に第
一導電形のソース層が設けられ、チャネル層のソース層
とドレイン層にはさまれた領域およびドレイン層のチャ
ネル層にはさまれた領域上に絶縁膜を介してゲート電極
が備えられるＭＯ３型半導体装置に関する。
ポーラトランジスタのように、第一導電形のドレイン層
の表面部に選択的に第二導電形のチャネル層が間隔を介
して設けられ、さらにチャネル層の表面部に選択的に第
一導電形のソース層が設けられ、チャネル層のソース層
とドレイン層にはさまれた領域およびドレイン層のチャ
ネル層にはさまれた領域上に絶縁膜を介してゲート電極
が備えられるＭＯ３型半導体装置に関する。
上記のようなＭＯ３型半導体装置においては、ゲート電
極に適応した陽性の電圧を印加することにより、チャネ
ル層のソース層とドレイン層にはさまれた領域の表面層
が反転してチャネルが形成され、第一導電形のソース層
とドレイン層の間に電流が流れる。このようにしてター
ンオンしたときのオン抵抗を下げるため、ゲート電極直
下のドレイン層の表面に高不純物濃度層を設けることが
行われる。第２図はそのような高不純物濃度層を有する
縦型ＭＯ３ＦＥＴを示す、すなわち、不純物濃度Ｉ Ｘ
ｌ０Ｉ′／ｄ以下のｎ−層ｌの一面にはｎ＋層２が隣接
し、ドレイン層を形成しており、ｎ０層２にドレイン端
子りに接続された図示しないドレイン電極が接触してい
る。ｎ−ドレイン層１の他側の表面からは、不純物濃度
ｌＸｌ０’ゝ／−程度の２層３が設けられ、チャネル層
を形成している。
極に適応した陽性の電圧を印加することにより、チャネ
ル層のソース層とドレイン層にはさまれた領域の表面層
が反転してチャネルが形成され、第一導電形のソース層
とドレイン層の間に電流が流れる。このようにしてター
ンオンしたときのオン抵抗を下げるため、ゲート電極直
下のドレイン層の表面に高不純物濃度層を設けることが
行われる。第２図はそのような高不純物濃度層を有する
縦型ＭＯ３ＦＥＴを示す、すなわち、不純物濃度Ｉ Ｘ
ｌ０Ｉ′／ｄ以下のｎ−層ｌの一面にはｎ＋層２が隣接
し、ドレイン層を形成しており、ｎ０層２にドレイン端
子りに接続された図示しないドレイン電極が接触してい
る。ｎ−ドレイン層１の他側の表面からは、不純物濃度
ｌＸｌ０’ゝ／−程度の２層３が設けられ、チャネル層
を形成している。
このチャネル層３の表面部に一対の深さ０．５−程度の
ｎ°層４ガ設けられ、ソース層を形成し、ソース端子Ｓ
に接続された図示しないソース電極がチャネル層３およ
びソース層４に接触している。
ｎ°層４ガ設けられ、ソース層を形成し、ソース端子Ｓ
に接続された図示しないソース電極がチャネル層３およ
びソース層４に接触している。
チャネルＮ３のソース層４とドレイン層ｌにはさまれた
領域とその間のドレイン層１の上には、ゲート酸化１１
５を介してゲート端子に接続されたゲート電極６が備え
られている。オン抵抗を低下させるためのＩＸＩＱ”／
ｃｊ以上の高不純物濃度の８層７はドレイン層ｌの表面
部に形成されている。
領域とその間のドレイン層１の上には、ゲート酸化１１
５を介してゲート端子に接続されたゲート電極６が備え
られている。オン抵抗を低下させるためのＩＸＩＱ”／
ｃｊ以上の高不純物濃度の８層７はドレイン層ｌの表面
部に形成されている。
第２図のような高不純物濃度層７がゲート酸化膜５を介
してゲート電極６の直下にあると、ミラー容量Ｃｒ５ｓ
＋ すなわちゲート・ドレイン間容量が増えてしまい、
オフ時に電流が引きにくくなるので高速性に支障を与え
てしまう欠点があった。
してゲート電極６の直下にあると、ミラー容量Ｃｒ５ｓ
＋ すなわちゲート・ドレイン間容量が増えてしまい、
オフ時に電流が引きにくくなるので高速性に支障を与え
てしまう欠点があった。
本発明の目的は、ドレイン層を低抵抗にしてオン抵抗を
低下させ、かつ高速性に支障を与えないＭＯＳ型半導体
装置を提供することにある。
低下させ、かつ高速性に支障を与えないＭＯＳ型半導体
装置を提供することにある。
（！ＩＩ！ｌ！を解決するための手段〕上記の目的を達
成するために、本発明は、第一導電形のドレイン層の表
面部に選択的に第二導電形のチャネル層が間隔を介して
設けられ、さらにチャネル層の表面部に選択的に第一導
電形のソース層が設けられ、チャネル層のソース層とド
レイン層にはさまれた領域およびドレイン層のチャネル
層にはさまれた領域上に絶縁膜を介してゲート電極が備
えられるＭＯＳ型半導体装置において、ゲート電極の直
下の絶縁膜の下のドレイン層表面に所定の厚さの第一導
電形の低不純物濃度表面層を介して第一導電形の高不純
１！ｆｆ濃度層が設けられたものとする。
成するために、本発明は、第一導電形のドレイン層の表
面部に選択的に第二導電形のチャネル層が間隔を介して
設けられ、さらにチャネル層の表面部に選択的に第一導
電形のソース層が設けられ、チャネル層のソース層とド
レイン層にはさまれた領域およびドレイン層のチャネル
層にはさまれた領域上に絶縁膜を介してゲート電極が備
えられるＭＯＳ型半導体装置において、ゲート電極の直
下の絶縁膜の下のドレイン層表面に所定の厚さの第一導
電形の低不純物濃度表面層を介して第一導電形の高不純
１！ｆｆ濃度層が設けられたものとする。
第一導電形のドレイン層中に設けられた第一導電形の高
不純物濃度層は、オン抵抗の低下には役立つが、ゲート
電極直下の絶縁膜には接しておらず、所定の厚さの第一
導電形の低不純物濃度層の下に存在するため、絶縁膜に
接する層は低不純物濃度層であり、Ｃｒ５ｓが増えるこ
とがないので高速性に支障を与えない。
不純物濃度層は、オン抵抗の低下には役立つが、ゲート
電極直下の絶縁膜には接しておらず、所定の厚さの第一
導電形の低不純物濃度層の下に存在するため、絶縁膜に
接する層は低不純物濃度層であり、Ｃｒ５ｓが増えるこ
とがないので高速性に支障を与えない。
第１図は本発明の一実施例の縦型ＭＯ３ＦＥＴを示し、
第２図と共通の部分には同一の符号が付されている。第
２図の場合と異なり、ｌＸｌ０”／−以上の高不純物濃
度ｎ層７は表面から１−ないし数μの深さの位置から５
層以上の深さまで形成され、表面にはｌＸｌ０”／ａｊ
以下の低不純物濃度ｎ−層８が存在する。従ってＣｒ５
ｓは増加することがなく、８層７により、ゲート電極６
への電圧印加してターンオンしたときのオン抵抗は低下
する。
第２図と共通の部分には同一の符号が付されている。第
２図の場合と異なり、ｌＸｌ０”／−以上の高不純物濃
度ｎ層７は表面から１−ないし数μの深さの位置から５
層以上の深さまで形成され、表面にはｌＸｌ０”／ａｊ
以下の低不純物濃度ｎ−層８が存在する。従ってＣｒ５
ｓは増加することがなく、８層７により、ゲート電極６
への電圧印加してターンオンしたときのオン抵抗は低下
する。
このようなＭＯＳＦＥＴは、ｎ°層２とｎ−層ｌからな
るシリコン基板上に、８層７．ｎ−層８を順次エピタキ
シャル法により積層したのち、表面からの不純物拡散ま
たは不純物注入により、チャネル層３およびソース層４
を形成することにより製造される。なお本発明は、ｎ°
層２の代わりにｐ°層を形成したｗＡ縁縁ゲートバイポ
ーラトランジスタにも同様に実施できる。また、導電形
を入れ換えた半導体装！にも実施できることはもちろん
である。
るシリコン基板上に、８層７．ｎ−層８を順次エピタキ
シャル法により積層したのち、表面からの不純物拡散ま
たは不純物注入により、チャネル層３およびソース層４
を形成することにより製造される。なお本発明は、ｎ°
層２の代わりにｐ°層を形成したｗＡ縁縁ゲートバイポ
ーラトランジスタにも同様に実施できる。また、導電形
を入れ換えた半導体装！にも実施できることはもちろん
である。
本発明によれば、ドレイン層の最表面よりやや内部に入
った所に高不純物濃度層を設けてオン抵抗を下げること
により、ゲート電極直下の絶′４＆膜に接して低不純物
濃度が存在するため、ゲート・ドレイン間容量の増加を
招くことがないので、高速低オン抵抗のＭＯＳ型半導体
装置が得られる。
った所に高不純物濃度層を設けてオン抵抗を下げること
により、ゲート電極直下の絶′４＆膜に接して低不純物
濃度が存在するため、ゲート・ドレイン間容量の増加を
招くことがないので、高速低オン抵抗のＭＯＳ型半導体
装置が得られる。
第１図は本発明の一実施例の縦型ＭＯＳ Ｆ ＥＴの断
面図、第２図は従来の縦型ＭＯＳ Ｆ ＥＴの断面図で
ある。
面図、第２図は従来の縦型ＭＯＳ Ｆ ＥＴの断面図で
ある。
Claims (1)
- １）第一導電形のドレイン層の表面部に選択的に第二導
電形のチャネル層が間隔を介して設けられ、さらにチャ
ネル層の表面部に選択的に第一導電形のソース層が設け
られ、チャネル層のソース層とドレイン層にはさまれた
領域およびドレイン層のチャネル層にはさまれた領域上
に絶縁膜を介してゲート電極が備えられるものにおいて
、ゲート電極の直下の絶縁膜の下のドレイン層表面に所
定の厚さの第一導電形の低不純物濃度表面層を介して第
一導電形の高不純物濃度層が設けられることを特徴とす
るＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185109A JPH0349266A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185109A JPH0349266A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349266A true JPH0349266A (ja) | 1991-03-04 |
Family
ID=16165016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185109A Pending JPH0349266A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349266A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250731A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ |
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| WO1997011497A1 (en) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Fabrication method of vertical field effect transistor |
| JP2002270839A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| EP1770787A2 (en) * | 2005-10-03 | 2007-04-04 | AMI Semiconductor Belgium BVBA | Semiconductor device with a MOS transistor and method of manufacturing the same |
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
-
1989
- 1989-07-18 JP JP1185109A patent/JPH0349266A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| US5909139A (en) * | 1993-11-30 | 1999-06-01 | Siliconix Incorporated | Method and apparatus for providing gate drive voltage to switching device |
| JPH08250731A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ |
| WO1997011497A1 (en) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Fabrication method of vertical field effect transistor |
| JP2002270839A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| EP1770787A2 (en) * | 2005-10-03 | 2007-04-04 | AMI Semiconductor Belgium BVBA | Semiconductor device with a MOS transistor and method of manufacturing the same |
| EP1770787A3 (en) * | 2005-10-03 | 2008-06-04 | AMI Semiconductor Belgium BVBA | Semiconductor device with a MOS transistor and method of manufacturing the same |
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
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