JP2002270839A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 59
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 34
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 67
- 239000010410 layer Substances 0.000 claims description 192
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 11
- 239000002344 surface layer Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000013078 crystal Substances 0.000 abstract description 9
- 230000009467 reduction Effects 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract description 6
- 238000009825 accumulation Methods 0.000 abstract description 4
- 230000001603 reducing effect Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 73
- 238000005468 ion implantation Methods 0.000 description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910001873 dinitrogen Inorganic materials 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】
【課題】 オン低抗低減効果のある蓄積モードＭＯＳＦ
ＥＴのオン抵抗をさらに低減し、かつ、ゲート酸化膜寿
命の低下を防止する。 【解決手段】 表面チャネル層５のうち、ｎ-型エピ層
２の表面部との境界部５ａを比較的高い不純物濃度のエ
ピ層で形成する。その後、表面チャネル層５のうち、ゲ
ート酸化膜７との境界部５ｂを比較的低い不純物濃度の
エピ層で形成する。このように、表面チャネル層５のう
ち、Ｒchannelを効果的に低減するゲート酸化膜７の近
傍の不純物濃度を低くし、Ｒacc-driftに影響のあるｎ-
型エピ層２の表面部近傍の不純物濃度を高くすること
で、Ｒchannel＋Ｒacc-driftの抵抗成分を効果的に低減
できる。また、結晶欠陥が無いエピ層で形成された表面
チャネル層５の上にゲート酸化膜７を形成しているた
め、寿命の低下を防止できる。
ＥＴのオン抵抗をさらに低減し、かつ、ゲート酸化膜寿
命の低下を防止する。 【解決手段】 表面チャネル層５のうち、ｎ-型エピ層
２の表面部との境界部５ａを比較的高い不純物濃度のエ
ピ層で形成する。その後、表面チャネル層５のうち、ゲ
ート酸化膜７との境界部５ｂを比較的低い不純物濃度の
エピ層で形成する。このように、表面チャネル層５のう
ち、Ｒchannelを効果的に低減するゲート酸化膜７の近
傍の不純物濃度を低くし、Ｒacc-driftに影響のあるｎ-
型エピ層２の表面部近傍の不純物濃度を高くすること
で、Ｒchannel＋Ｒacc-driftの抵抗成分を効果的に低減
できる。また、結晶欠陥が無いエピ層で形成された表面
チャネル層５の上にゲート酸化膜７を形成しているた
め、寿命の低下を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】従来、プレーナ型のＭＯＳＦＥＴとして
特開平１０−３０８５１０号公報及び、特開平１１−２
６６０１７号公報に示されるものが知られている。これ
らプレーナ型のＭＯＳＦＥＴの断面図を図８及び図９に
示す。これらの図に基づいてプレーナ型のＭＯＳＦＥＴ
の構造について説明する。
特開平１０−３０８５１０号公報及び、特開平１１−２
６６０１７号公報に示されるものが知られている。これ
らプレーナ型のＭＯＳＦＥＴの断面図を図８及び図９に
示す。これらの図に基づいてプレーナ型のＭＯＳＦＥＴ
の構造について説明する。
【０００３】まず、図８から説明する。ｎ+型炭化珪素
半導体基板（以下、ｎ+型基板という）１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+型基板１の主表面１ａ上には、基板１
よりも低いドーパント濃度を有するｎ-型炭化珪素エピ
タキシャル層（以下、ｎ-型エピ層という）２が積層さ
れている。
半導体基板（以下、ｎ+型基板という）１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+型基板１の主表面１ａ上には、基板１
よりも低いドーパント濃度を有するｎ-型炭化珪素エピ
タキシャル層（以下、ｎ-型エピ層という）２が積層さ
れている。
【０００４】ｎ-型エピ層２の表層部における所定領域
には、所定深さを有する複数のｐ-型炭化珪素ベース領
域（以下、ｐ-型ベース領域という）３が離間して形成
されている。また、各ｐ-型ベース領域３の表層部の所
定領域には、ｐ-型ベース領域３よりも浅いｎ+型ソース
領域４が形成されている。
には、所定深さを有する複数のｐ-型炭化珪素ベース領
域（以下、ｐ-型ベース領域という）３が離間して形成
されている。また、各ｐ-型ベース領域３の表層部の所
定領域には、ｐ-型ベース領域３よりも浅いｎ+型ソース
領域４が形成されている。
【０００５】そして、各ｎ+型ソース領域４の間におけ
るｎ-型エピ層２およびｐ-型ベース領域３の表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベー
ス領域３の表面部においてｎ+型ソース領域４とｎ-型エ
ピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されてい
る。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表
面チャネル層という。
るｎ-型エピ層２およびｐ-型ベース領域３の表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベー
ス領域３の表面部においてｎ+型ソース領域４とｎ-型エ
ピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されてい
る。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表
面チャネル層という。
【０００６】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ-型エピ層２及びｐ-型ベース領域３の
ドーパント濃度以下となっている。これにより、低オン
抵抗化が図られている。また、ｐ-型ベース領域３、ｎ+
型ソース領域４の表面部には凹部６が形成されている。
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ-型エピ層２及びｐ-型ベース領域３の
ドーパント濃度以下となっている。これにより、低オン
抵抗化が図られている。また、ｐ-型ベース領域３、ｎ+
型ソース領域４の表面部には凹部６が形成されている。
【０００７】また、表面チャネル層５の上面およびｎ+
型ソース領域４の上面にはゲート酸化膜（ゲート絶縁
膜）７が形成され、このゲート酸化膜７の上にゲート電
極８が形成されている。ゲート電極８は、ＬＴＯ（Low
Temperature Oxide）等で構成された絶縁膜９で覆わ
れ、この絶縁膜９の上にｎ+型ソース領域４およびｐ-型
ベース領域３と電気的に接続されたソース電極１０が形
成されている。そして、ｎ +型基板１の裏面１ｂにドレ
イン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構
成されている。
型ソース領域４の上面にはゲート酸化膜（ゲート絶縁
膜）７が形成され、このゲート酸化膜７の上にゲート電
極８が形成されている。ゲート電極８は、ＬＴＯ（Low
Temperature Oxide）等で構成された絶縁膜９で覆わ
れ、この絶縁膜９の上にｎ+型ソース領域４およびｐ-型
ベース領域３と電気的に接続されたソース電極１０が形
成されている。そして、ｎ +型基板１の裏面１ｂにドレ
イン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構
成されている。
【０００８】一方、図９においては、図８におけるエピ
タキシャル成長で形成した表面チャネル層５に代わっ
て、イオン注入で形成した表面チャネル層５を用いてい
る。図９における表面チャネル層５のうちチャネル領域
となる部分５ｆはｎ-層に、チャネル領域となる部分以
外の部分５ｇはｎ+層となるようイオン注入で形成して
いる。
タキシャル成長で形成した表面チャネル層５に代わっ
て、イオン注入で形成した表面チャネル層５を用いてい
る。図９における表面チャネル層５のうちチャネル領域
となる部分５ｆはｎ-層に、チャネル領域となる部分以
外の部分５ｇはｎ+層となるようイオン注入で形成して
いる。
【０００９】このように構成されたＭＯＳＦＥＴにおい
ては、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとできるた
め、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくでき、オン抵抗の低減が図
れるようになっている。
ては、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとできるた
め、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくでき、オン抵抗の低減が図
れるようになっている。
【００１０】さらに、図９のようにイオン注入で表面チ
ャネル層を形成した場合には、チャネル領域となる部分
以外の部分（５ｇ）の不純物濃度を高くすることができ
るため、単一濃度のｎ-型ＳｉＣ層５を形成した場合に
比へさらにオン抵抗低減効果がある。
ャネル層を形成した場合には、チャネル領域となる部分
以外の部分（５ｇ）の不純物濃度を高くすることができ
るため、単一濃度のｎ-型ＳｉＣ層５を形成した場合に
比へさらにオン抵抗低減効果がある。
【００１１】
【発明が解決しようとする課題】上述したように、蓄積
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、表面チャネル層
５をイオン注入で形成した場合においては、ゲート酸化
膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低
下するといった問題点があった。
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、表面チャネル層
５をイオン注入で形成した場合においては、ゲート酸化
膜の初期歩留まりが低かったり、ゲート酸化膜寿命が低
下するといった問題点があった。
【００１２】本発明は上記点に鑑みて成され、オン低抗
低減効果のある蓄積モードＭＯＳＦＥＴのオン抵抗をさ
らに低減し、かつ、ゲート酸化膜寿命の低下を防止する
ことを目的とする。
低減効果のある蓄積モードＭＯＳＦＥＴのオン抵抗をさ
らに低減し、かつ、ゲート酸化膜寿命の低下を防止する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らは、ゲート酸化寿命の低下原因及びＭＯ
ＳＦＥＴのオン低抗低減方法の検討を行った。
く、本発明者らは、ゲート酸化寿命の低下原因及びＭＯ
ＳＦＥＴのオン低抗低減方法の検討を行った。
【００１４】まず、ゲート酸化膜寿命の低下原因検討に
ついては、イオン注入で形成した表面チャネル層とゲー
ト酸化膜界面付近の観察を実施した。その結果、イオン
注入で形成した表面チャネル層にはイオン注入によるダ
メージの残留にる結晶性の乱れが観察された。すなわ
ち、ゲート酸化膜寿命の低下原因は、表面チャネル層の
イオン注入によるダメージの残留によりチャネル層の結
晶性が乱れ、その後のゲート酸化工程により、ゲート酸
化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体
が劣化したものと考察した。
ついては、イオン注入で形成した表面チャネル層とゲー
ト酸化膜界面付近の観察を実施した。その結果、イオン
注入で形成した表面チャネル層にはイオン注入によるダ
メージの残留にる結晶性の乱れが観察された。すなわ
ち、ゲート酸化膜寿命の低下原因は、表面チャネル層の
イオン注入によるダメージの残留によりチャネル層の結
晶性が乱れ、その後のゲート酸化工程により、ゲート酸
化膜界面の凹凸が発生したり、ゲート酸化膜の膜質自体
が劣化したものと考察した。
【００１５】次に、ＭＯＳＦＥＴのオン抵抗について検
討を行った。ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電
極１０とｎ+型ソース領域４とのコンタクト抵抗Ｒs-con
t、ｎ+型ソース領域４の内部抵抗（ドリフト抵抗）Ｒso
urce、表面チャネル層５に形成されたチャネル領域にお
ける蓄積チャネル抵抗Ｒchannel、表面チャネル層５に
おける内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift、Ｊ
−ＦＥＴ部におけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+型炭化
珪素エピ層２における内部抵抗Ｒsub、及びｎ +型炭化珪
素半導体基板１とドレイン電極１１とのコンタクト抵抗
Ｒd-contによって決定される。すなわち、次式で表され
る。
討を行った。ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電
極１０とｎ+型ソース領域４とのコンタクト抵抗Ｒs-con
t、ｎ+型ソース領域４の内部抵抗（ドリフト抵抗）Ｒso
urce、表面チャネル層５に形成されたチャネル領域にお
ける蓄積チャネル抵抗Ｒchannel、表面チャネル層５に
おける内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift、Ｊ
−ＦＥＴ部におけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+型炭化
珪素エピ層２における内部抵抗Ｒsub、及びｎ +型炭化珪
素半導体基板１とドレイン電極１１とのコンタクト抵抗
Ｒd-contによって決定される。すなわち、次式で表され
る。
【００１６】
【数１】Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel＋Ｒacc
-drift＋ＲJFET＋Ｒsub＋Ｒd-cont ここでＲchannelとＲacc-driftについて以下の検討を行
った。上述した蓄積モードＭＯＳＦＥＴは、ゲート電圧
を印加していない状態ではドレイン電流が流れない、い
わゆるノーマリオフ型に設計することが可能である。こ
のように縦型パワーＭＯＳＦＥＴをノーマリオフ型にす
るために、表面チャネル層５の厚み（膜厚）を以下の数
式に基づいて決定している。
-drift＋ＲJFET＋Ｒsub＋Ｒd-cont ここでＲchannelとＲacc-driftについて以下の検討を行
った。上述した蓄積モードＭＯＳＦＥＴは、ゲート電圧
を印加していない状態ではドレイン電流が流れない、い
わゆるノーマリオフ型に設計することが可能である。こ
のように縦型パワーＭＯＳＦＥＴをノーマリオフ型にす
るために、表面チャネル層５の厚み（膜厚）を以下の数
式に基づいて決定している。
【００１７】縦型パワーＭＯＳＦＥＴをノーマリオフ型
とするには、ゲート電圧を印加していない状態の際に、
ｎ-型層に広がる空乏層が電気伝導を妨げるように十分
なバリア高さを有している必要がある。この条件は次式
にて示される。
とするには、ゲート電圧を印加していない状態の際に、
ｎ-型層に広がる空乏層が電気伝導を妨げるように十分
なバリア高さを有している必要がある。この条件は次式
にて示される。
【００１８】
【数２】
【００１９】但し、Ｔepi はｎ-型層に広がる空乏層の
高さ、φｍｓは金属と半導体の仕事関数差（電子のエネ
ルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間
電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2）とｎ-型層５と
の間の界面（以下ＳｉＯ2／ＳｉＣ界面という）の固定
電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ 2
／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート酸化膜７の容
量である。
高さ、φｍｓは金属と半導体の仕事関数差（電子のエネ
ルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間
電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2）とｎ-型層５と
の間の界面（以下ＳｉＯ2／ＳｉＣ界面という）の固定
電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ 2
／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート酸化膜７の容
量である。
【００２０】この数式２に示される右辺第１項は表面チ
ャネル層５とｐ-型ベース領域３とのＰＮ接合のビルト
イン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ-
型ベース領域３から表面チャネル層５に広がる空乏層の
伸び量であり、第２項はゲート酸化膜７の電荷とφmsに
よる空乏層の伸び量、すなわちゲート酸化膜７から表面
チャネル層５に広がる空乏層の伸び量である。従って、
ｐ-型ベース領域３から広がる空乏層の伸び量と、ゲー
ト酸化膜７から広がる空乏層の伸び量との和が表面チャ
ネル層５の厚み以上となるようにすればＭＯＳＦＥＴを
ノーマリオフ型にすることができる。このため、通常、
数式２より、表面チャネル層の膜厚及び不純物濃度の設
計値を決定する。
ャネル層５とｐ-型ベース領域３とのＰＮ接合のビルト
イン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ-
型ベース領域３から表面チャネル層５に広がる空乏層の
伸び量であり、第２項はゲート酸化膜７の電荷とφmsに
よる空乏層の伸び量、すなわちゲート酸化膜７から表面
チャネル層５に広がる空乏層の伸び量である。従って、
ｐ-型ベース領域３から広がる空乏層の伸び量と、ゲー
ト酸化膜７から広がる空乏層の伸び量との和が表面チャ
ネル層５の厚み以上となるようにすればＭＯＳＦＥＴを
ノーマリオフ型にすることができる。このため、通常、
数式２より、表面チャネル層の膜厚及び不純物濃度の設
計値を決定する。
【００２１】そして、蓄積モードＭＯＳＦＥＴの能力を
十分に発揮させるためには、上記数式２に従い、表面チ
ャネル層５の設計として、不純物濃度を低くして設定し
た場合には膜厚を厚くすることが望ましく、不純物濃度
を高くして設定した場合には膜厚を薄くする。
十分に発揮させるためには、上記数式２に従い、表面チ
ャネル層５の設計として、不純物濃度を低くして設定し
た場合には膜厚を厚くすることが望ましく、不純物濃度
を高くして設定した場合には膜厚を薄くする。
【００２２】図１０（ａ）、（ｃ）は、表面チャネル層
５の不純物濃度を低く、膜厚を厚くして設定した場合の
オフ状態とオン状態のエネルギーバンド図である。ま
た、図１０（ｂ）、（ｄ）は、表面チャネル層５の不純
物濃度を高く、膜厚を薄くして設定した場合のオフ状態
とオン状態のエネルギーバンド図である。図１０
（ｃ）、（ｄ）からオン状態で発生する蓄積キャリア
は、不純物濃度が高い場合にはゲート酸化膜界面に近
く、不純物濃度が低い場合にはゲート酸化膜界面から離
れて存在することがわかる。
５の不純物濃度を低く、膜厚を厚くして設定した場合の
オフ状態とオン状態のエネルギーバンド図である。ま
た、図１０（ｂ）、（ｄ）は、表面チャネル層５の不純
物濃度を高く、膜厚を薄くして設定した場合のオフ状態
とオン状態のエネルギーバンド図である。図１０
（ｃ）、（ｄ）からオン状態で発生する蓄積キャリア
は、不純物濃度が高い場合にはゲート酸化膜界面に近
く、不純物濃度が低い場合にはゲート酸化膜界面から離
れて存在することがわかる。
【００２３】ここで、２つの場合におけるＲchannelと
Ｒacc-driftについて考察する。Ｒchannelにおいては、
オン状態で発生する蓄積キャリアが、ＭＯＳ界面のラフ
ネス及び界面電荷の散乱等の影響を受け、チャネル移動
度は、バルク移動度より低下することが一般的に知られ
ている。この場合、蓄積キャリアを散乱源から離して存
在させた方がチャネル移動度の低下を防止する効果があ
る。すなわち、表面チャネル層の不純物濃度が低いほど
Ｒchannelを低減することができる。一方、Ｒacc-drift
については、不純物濃度が高く膜厚が薄いほど低減効果
がある。特に、オン状態で発生する蓄積キャリアの位置
と半導体層５の間の不純物濃度及び膜厚が重要となる。
Ｒacc-driftについて考察する。Ｒchannelにおいては、
オン状態で発生する蓄積キャリアが、ＭＯＳ界面のラフ
ネス及び界面電荷の散乱等の影響を受け、チャネル移動
度は、バルク移動度より低下することが一般的に知られ
ている。この場合、蓄積キャリアを散乱源から離して存
在させた方がチャネル移動度の低下を防止する効果があ
る。すなわち、表面チャネル層の不純物濃度が低いほど
Ｒchannelを低減することができる。一方、Ｒacc-drift
については、不純物濃度が高く膜厚が薄いほど低減効果
がある。特に、オン状態で発生する蓄積キャリアの位置
と半導体層５の間の不純物濃度及び膜厚が重要となる。
【００２４】すなわち、ノーマリオフ型の蓄積モードＭ
ＯＳＦＥＴの設計においては、表面チャネル層を単一濃
度とした場合、ＲchannelとＲacc-driftはドレードオフ
の関係となる。
ＯＳＦＥＴの設計においては、表面チャネル層を単一濃
度とした場合、ＲchannelとＲacc-driftはドレードオフ
の関係となる。
【００２５】そこで、上記目的を達成するため、請求項
１乃至５に記載の発明においては、表面チャネル層
（５）のうち、半導体層（２）の表面部との境界部（５
ａ）の不純物濃度がゲート絶縁膜（７）との境界部（５
ｂ）の不純物濃度に比べ高くなっていることを特徴とし
ている。
１乃至５に記載の発明においては、表面チャネル層
（５）のうち、半導体層（２）の表面部との境界部（５
ａ）の不純物濃度がゲート絶縁膜（７）との境界部（５
ｂ）の不純物濃度に比べ高くなっていることを特徴とし
ている。
【００２６】このように、表面チャネル層のうち、Ｒch
annelを効果的に低減するゲート絶縁膜近傍の不純物濃
度を低くし、Ｒacc-driftに影響のある半導体層の表面
部近傍の不純物濃度を高くすることにより、Ｒchannel
＋Ｒacc-driftの抵抗成分を従来の単一濃度の表面チャ
ネル層に比べ、効果的に低減することができる。
annelを効果的に低減するゲート絶縁膜近傍の不純物濃
度を低くし、Ｒacc-driftに影響のある半導体層の表面
部近傍の不純物濃度を高くすることにより、Ｒchannel
＋Ｒacc-driftの抵抗成分を従来の単一濃度の表面チャ
ネル層に比べ、効果的に低減することができる。
【００２７】この場合、表面チャネル層の構成は、請求
項３で示すように、少なくとも２層の半導体層で構成し
ても、また、請求項４で示すように不純物濃度が連続的
に変化している半導体層としても良い。また、請求項５
で示すように、表面チャネル層のうち、Ｒacc-driftに
影響のある部分（半導体層との境界部）をイオン注入で
形成することも可能である。この場合でも、ゲート絶縁
膜直下の半導体層をエピタキシャル成長によって形成す
れば、イオン注入により発生する結晶欠陥がない層とす
ることができる。このように、ゲート絶縁膜直下の半導
体層には、イオン注入により発生する結晶欠陥がないた
め、その後のゲート酸化工程により、ゲート酸化膜界面
の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化す
ることもなく、ゲート酸化膜の初期歩留まりが低かった
り、ゲート酸化膜寿命が低下するといった問題点を防止
することができる。
項３で示すように、少なくとも２層の半導体層で構成し
ても、また、請求項４で示すように不純物濃度が連続的
に変化している半導体層としても良い。また、請求項５
で示すように、表面チャネル層のうち、Ｒacc-driftに
影響のある部分（半導体層との境界部）をイオン注入で
形成することも可能である。この場合でも、ゲート絶縁
膜直下の半導体層をエピタキシャル成長によって形成す
れば、イオン注入により発生する結晶欠陥がない層とす
ることができる。このように、ゲート絶縁膜直下の半導
体層には、イオン注入により発生する結晶欠陥がないた
め、その後のゲート酸化工程により、ゲート酸化膜界面
の凹凸が発生したり、ゲート酸化膜の膜質自体が劣化す
ることもなく、ゲート酸化膜の初期歩留まりが低かった
り、ゲート酸化膜寿命が低下するといった問題点を防止
することができる。
【００２８】また、請求項６に記載の発明においては、
ゲート電極（８）の電位が略零である時において、表面
チャネル層（５）は、ゲート絶縁膜（７）から伸びる空
乏層とベース領域（３）から伸びる空乏層とによってピ
ンチオフされていることを特徴としている。すなわち、
ノーマリオフ型であることを特徴としている。
ゲート電極（８）の電位が略零である時において、表面
チャネル層（５）は、ゲート絶縁膜（７）から伸びる空
乏層とベース領域（３）から伸びる空乏層とによってピ
ンチオフされていることを特徴としている。すなわち、
ノーマリオフ型であることを特徴としている。
【００２９】このように、ノーマリオフ型とすることに
より、故障などによってゲート電極（１０）に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
より、故障などによってゲート電極（１０）に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００３０】なお、請求項７乃至１２に記載の発明は、
請求項１乃至６に記載の炭化珪素半導体装置を製造する
方法の発明である。
請求項１乃至６に記載の炭化珪素半導体装置を製造する
方法の発明である。
【００３１】請求項９に記載の発明では、表面チャネル
層をエピタキシャル膜で形成する場合、エピタキシャル
成長の初期過程では、成長前における装置内排気で完全
には大気が排気されず、大気中の窒素ガスの影響で不純
物濃度が高くなる現象を用いると容易に半導体層の表面
部との境界部の不純物濃度がゲート絶縁膜との境界部の
不純物濃度に比べ高くすることが可能となる。
層をエピタキシャル膜で形成する場合、エピタキシャル
成長の初期過程では、成長前における装置内排気で完全
には大気が排気されず、大気中の窒素ガスの影響で不純
物濃度が高くなる現象を用いると容易に半導体層の表面
部との境界部の不純物濃度がゲート絶縁膜との境界部の
不純物濃度に比べ高くすることが可能となる。
【００３２】図１１にエピタキシャル成長時に窒素ガス
流量を一定量加えた場合のｎ型不純物濃度の変化を示
す。エピタキシャル成長の初期段階でｎ型不純物濃度が
高くなっている。
流量を一定量加えた場合のｎ型不純物濃度の変化を示
す。エピタキシャル成長の初期段階でｎ型不純物濃度が
高くなっている。
【００３３】請求項１０に記載の発明では、表面チャネ
ル層のうち、半導体層との境界部の不純物濃度がゲート
絶縁膜との境界部の不純物濃度に比べ高くするため、表
面チャネル層の形成を少なくとも２層以上のエピタキシ
ャル膜を形成することで実現している。このため、半導
体層に接する表面チャネル層をイオン注入で形成する工
程を省略することができる。なお、２層以上のエピタキ
シャル膜の形成は同一装置で連続的に実施できるため、
コスト的にも有利となる。
ル層のうち、半導体層との境界部の不純物濃度がゲート
絶縁膜との境界部の不純物濃度に比べ高くするため、表
面チャネル層の形成を少なくとも２層以上のエピタキシ
ャル膜を形成することで実現している。このため、半導
体層に接する表面チャネル層をイオン注入で形成する工
程を省略することができる。なお、２層以上のエピタキ
シャル膜の形成は同一装置で連続的に実施できるため、
コスト的にも有利となる。
【００３４】また、請求項１１に記載の発明では、請求
項１０と同様、半導体層に接する表面チャネル層をイオ
ン注入で形成する工程を省略することができる。なお、
半導体層の表層部及びべ一ス領域の表層部上からゲート
絶縁膜下まで連続的に不純物濃度が変化するエピタキシ
ャル層を形成するするには、エピタキシャル成長時にド
ーパントとなる窒素ガスの流量を連続的に変化させれば
よく、容易に所望の不純物濃度が変化したエピタキシャ
ル層が得られる。
項１０と同様、半導体層に接する表面チャネル層をイオ
ン注入で形成する工程を省略することができる。なお、
半導体層の表層部及びべ一ス領域の表層部上からゲート
絶縁膜下まで連続的に不純物濃度が変化するエピタキシ
ャル層を形成するするには、エピタキシャル成長時にド
ーパントとなる窒素ガスの流量を連続的に変化させれば
よく、容易に所望の不純物濃度が変化したエピタキシャ
ル層が得られる。
【００３５】請求項１２に記載の発明では、表面チャネ
ル層のうち、半導体層との境界部の不純物濃度をゲート
絶縁膜との境界部の不純物濃度に比べ高くするため、表
面チャネル層の形成をイオン注入工程で実現している。
このため、Ｒacc-driftとなる表面チャネル層をべ一ス
領域と接する領域よりも不純物濃度が高くなるため、Ｒ
acc-driftの低減に効果的となる。
ル層のうち、半導体層との境界部の不純物濃度をゲート
絶縁膜との境界部の不純物濃度に比べ高くするため、表
面チャネル層の形成をイオン注入工程で実現している。
このため、Ｒacc-driftとなる表面チャネル層をべ一ス
領域と接する領域よりも不純物濃度が高くなるため、Ｒ
acc-driftの低減に効果的となる。
【００３６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００３７】
【発明の実施の形態】（第１実施形態）以下、本発明を
図に示す実施形態について説明する。図１（ａ）に、本
実施の形態におけるノーマリオフ型のｎチャネルタイプ
プレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の
断面図を示す。本デバイスは、インバータや車両用オル
タネータのレクチファイヤに適用すると好適なものであ
る。
図に示す実施形態について説明する。図１（ａ）に、本
実施の形態におけるノーマリオフ型のｎチャネルタイプ
プレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の
断面図を示す。本デバイスは、インバータや車両用オル
タネータのレクチファイヤに適用すると好適なものであ
る。
【００３８】図１に基づき本ＭＯＳＦＥＴの構造につい
て説明する。但し、本実施形態におけるＭＯＳＦＥＴ
は、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造
を有しているため、異なる部分についてのみ説明する。
なお、本実施形態におけるＭＯＳＦＥＴのうち、図８に
示すＭＯＳＦＥＴと同様の部分については同様の符号を
付してある。
て説明する。但し、本実施形態におけるＭＯＳＦＥＴ
は、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造
を有しているため、異なる部分についてのみ説明する。
なお、本実施形態におけるＭＯＳＦＥＴのうち、図８に
示すＭＯＳＦＥＴと同様の部分については同様の符号を
付してある。
【００３９】図８に示すＭＯＳＦＥＴでは、表面チャネ
ル層を単一不純物濃度であるが、本実施形態におけるＭ
ＯＳＦＥＴでは図１（ａ）に示すように不純物濃度が異
なる２層のエピタキシャル層で構成してある。具体的に
は、以下のように構成されている。
ル層を単一不純物濃度であるが、本実施形態におけるＭ
ＯＳＦＥＴでは図１（ａ）に示すように不純物濃度が異
なる２層のエピタキシャル層で構成してある。具体的に
は、以下のように構成されている。
【００４０】表面チャネル層５のうち、ゲート絶縁膜７
の下に位置する第２のエピタキシャル層５ｂは高低抗な
ｎ-型層となっており、ｎ-型エピ層２及びｐ-型べ一ス
領域３に接する第１のエピタキシャル層５ａは第２のエ
ピタキシャル層５ｂに比べ、抵抗の低いｎ型層となって
いる。
の下に位置する第２のエピタキシャル層５ｂは高低抗な
ｎ-型層となっており、ｎ-型エピ層２及びｐ-型べ一ス
領域３に接する第１のエピタキシャル層５ａは第２のエ
ピタキシャル層５ｂに比べ、抵抗の低いｎ型層となって
いる。
【００４１】図１（ｂ）に、図１（ａ）におけるＡ−
Ａ’部分のｎ型不純物濃度分布の一例を示す。ｎ-型エ
ピ層２まで含めた場合のｎ型不純物濃度は、第１のエピ
タキシャル層５ａ、ｎ-型エピ層２、第２のエピタキシ
ャル層５ｂの順で高くなっている。
Ａ’部分のｎ型不純物濃度分布の一例を示す。ｎ-型エ
ピ層２まで含めた場合のｎ型不純物濃度は、第１のエピ
タキシャル層５ａ、ｎ-型エピ層２、第２のエピタキシ
ャル層５ｂの順で高くなっている。
【００４２】このように構成することで、上述したよう
に、表面チャネル層のうち、Ｒchannelを効果的に低減
するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-dr
iftに影響のある半導体層の表面部近傍の不純物濃度を
高くすることができるため、Ｒchannel＋Ｒacc-driftの
低抗成分を従来の単一濃度の表面チャネル層に比べ、効
果的に低減することが可能となる。
に、表面チャネル層のうち、Ｒchannelを効果的に低減
するゲート絶縁膜近傍の不純物濃度を低くし、Ｒacc-dr
iftに影響のある半導体層の表面部近傍の不純物濃度を
高くすることができるため、Ｒchannel＋Ｒacc-driftの
低抗成分を従来の単一濃度の表面チャネル層に比べ、効
果的に低減することが可能となる。
【００４３】また、ゲート酸化膜７は、イオン注入によ
り発生する結晶欠陥がない第２のエピタキシャル層５ｂ
で形成されるため、ゲート酸化膜界面の凹凸が発生した
り、ゲート酸化膜７の膜質自体が劣化することもなく、
ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸
化膜寿命が低下するといった問題点をも防止することが
できる。
り発生する結晶欠陥がない第２のエピタキシャル層５ｂ
で形成されるため、ゲート酸化膜界面の凹凸が発生した
り、ゲート酸化膜７の膜質自体が劣化することもなく、
ゲート酸化膜７の初期歩留まりが低かったり、ゲート酸
化膜寿命が低下するといった問題点をも防止することが
できる。
【００４４】次に、図１に示すＭＯＳＦＥＴの製造工程
を図２〜図４を用いて説明する。
を図２〜図４を用いて説明する。
【００４５】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。例えば、ｎ+型基板１として、厚
さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又
は、（１１−２０）ａ面のものを用意する。そして、こ
の基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２を
エピタキシャル成長させる。この場合、ｎ-型エピ層２
は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６
Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。例えば、ｎ+型基板１として、厚
さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又
は、（１１−２０）ａ面のものを用意する。そして、こ
の基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２を
エピタキシャル成長させる。この場合、ｎ-型エピ層２
は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６
Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４６】〔図２（ｂ）に示す工程〕ｎ-型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+（若しくはアルミニウム）をイオン注入し、
ｐ-型ベース領域３を形成する。このときのイオン注入
条件は、例えば、温度を７００℃、ドーズ量を１×１０
16ｃｍ-2としている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+（若しくはアルミニウム）をイオン注入し、
ｐ-型ベース領域３を形成する。このときのイオン注入
条件は、例えば、温度を７００℃、ドーズ量を１×１０
16ｃｍ-2としている。
【００４７】続いて、ｎ-型エピ層２及びべ一ス領域の
上にエピタキシャル成長により、ｎ型の第１のエピタキ
シャル層５ａを形成する。より具体的には、エピタキシ
ャル成長中にドーパントとなる窒素ガスを所望の流量導
入し、不純物濃度制御することにより、第１のエピタキ
シャル層５ａのｎ型不純物濃度が、例えば４×１０16ｃ
ｍ-3程度、膜厚が０．１μｍ程度となるようにする。
上にエピタキシャル成長により、ｎ型の第１のエピタキ
シャル層５ａを形成する。より具体的には、エピタキシ
ャル成長中にドーパントとなる窒素ガスを所望の流量導
入し、不純物濃度制御することにより、第１のエピタキ
シャル層５ａのｎ型不純物濃度が、例えば４×１０16ｃ
ｍ-3程度、膜厚が０．１μｍ程度となるようにする。
【００４８】〔図３（ａ）に示す工程〕引き続き、第１
のエピタキシャル層５ａの上に、ｎ-型の第２のエピタ
キシャル層５ｂを形成する。このとき、例えば、第２の
エピタキシャル層５ｂのｎ型不純物濃度を１×１０15ｃ
ｍ‐3程度、膜厚を０．２μｍ程度とする。
のエピタキシャル層５ａの上に、ｎ-型の第２のエピタ
キシャル層５ｂを形成する。このとき、例えば、第２の
エピタキシャル層５ｂのｎ型不純物濃度を１×１０15ｃ
ｍ‐3程度、膜厚を０．２μｍ程度とする。
【００４９】〔図３（ｂ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+型ソース領域４を形
成する。このときのイオン注入条件は、温度を７００
℃、ドーズ量は１×１０15ｃｍ-2としている。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+型ソース領域４を形
成する。このときのイオン注入条件は、温度を７００
℃、ドーズ量は１×１０15ｃｍ-2としている。
【００５０】〔図３（ｃ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ-型ベース領域３の上
の表面チャネル層５を部分的にエッチング除去する。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ-型ベース領域３の上
の表面チャネル層５を部分的にエッチング除去する。
【００５１】〔図４（ａ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０を形成する。これにより、ベース領域３の一
部が厚くなったものとなる。このディープベース層３０
は、ｎ+型ソース領域４に重ならない部分に形成される
と共に、ｐ-型ベース領域３のうちディープベース層３
０が形成された厚みが厚くなった部分が、ディープベー
ス層３０が形成されていない厚みの薄い部分よりも不純
物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０を形成する。これにより、ベース領域３の一
部が厚くなったものとなる。このディープベース層３０
は、ｎ+型ソース領域４に重ならない部分に形成される
と共に、ｐ-型ベース領域３のうちディープベース層３
０が形成された厚みが厚くなった部分が、ディープベー
ス層３０が形成されていない厚みの薄い部分よりも不純
物濃度が濃く形成される。
【００５２】〔図４（ｂ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度を例えば１０８０℃としている。その後、ゲート酸化
膜７の上にポリシリコンゲート電極８をＬＰＣＶＤによ
り堆積する。このときの成膜温度を例えば６００℃とし
ている。
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度を例えば１０８０℃としている。その後、ゲート酸化
膜７の上にポリシリコンゲート電極８をＬＰＣＶＤによ
り堆積する。このときの成膜温度を例えば６００℃とし
ている。
【００５３】〔図４（ｃ）に示す工程〕引き続き、ゲー
ト酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート酸化膜７を覆う。より詳しくは、
成膜温度を４２５℃としており、成膜後に１０００℃の
アニールを行っている。
ト酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート酸化膜７を覆う。より詳しくは、
成膜温度を４２５℃としており、成膜後に１０００℃の
アニールを行っている。
【００５４】そして、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。このように
して、図１に示すＭＯＳＦＥＴが完成する。
りソース電極１０及びドレイン電極１１を配置する。ま
た、成膜後に１０００℃のアニールを行う。このように
して、図１に示すＭＯＳＦＥＴが完成する。
【００５５】次に、このＭＯＳＦＥＴの作用（動作）を
説明する。
説明する。
【００５６】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ -型ベース領域３と表面チャネル層５との間の静
電ポテンシャルの差、及び表面チャネル層５のうちのｐ
-型チャネル層とゲート電極８との間の仕事関数の差に
より生じた電位によって全域空乏化される。そして、ゲ
ート電極８に電圧を印加することにより、表面チャネル
層５とゲート電極８との間の仕事関数の差と外部からの
印加電圧の和により生じる電位差を変化させる。このこ
とにより、チャネルの状態を制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ -型ベース領域３と表面チャネル層５との間の静
電ポテンシャルの差、及び表面チャネル層５のうちのｐ
-型チャネル層とゲート電極８との間の仕事関数の差に
より生じた電位によって全域空乏化される。そして、ゲ
ート電極８に電圧を印加することにより、表面チャネル
層５とゲート電極８との間の仕事関数の差と外部からの
印加電圧の和により生じる電位差を変化させる。このこ
とにより、チャネルの状態を制御することができる。
【００５７】このようにゲート電極８に電圧を印加する
ことにより、表面チャネル層５に蓄積型チャネルを誘起
させ、ソース電極１０とドレイン電極１１との間にキャ
リアが流れ、ＭＯＳＦＥＴを動作させることができる。
ことにより、表面チャネル層５に蓄積型チャネルを誘起
させ、ソース電極１０とドレイン電極１１との間にキャ
リアが流れ、ＭＯＳＦＥＴを動作させることができる。
【００５８】（第２実施形態）第１実施形態では、表面
チャネル層５を不純物濃度が異なる２層のエピタキシャ
ル層５ａ、５ｂで構成したが、本実施形態では、連続的
に不純物濃度が変化するエピタキシャル層を使用してい
る。図５（ａ）に、その断面図を示す。また、図５
（ｂ）に、図５（ａ）におけるＢ−Ｂ’のｎ型不純物濃
度分布の一例を示す。
チャネル層５を不純物濃度が異なる２層のエピタキシャ
ル層５ａ、５ｂで構成したが、本実施形態では、連続的
に不純物濃度が変化するエピタキシャル層を使用してい
る。図５（ａ）に、その断面図を示す。また、図５
（ｂ）に、図５（ａ）におけるＢ−Ｂ’のｎ型不純物濃
度分布の一例を示す。
【００５９】図５（ｂ）に示すように、本実施形態で
は、表面チャネル層５のｎ型不純物濃度が、ｎ-型エピ
層２の表面からゲート酸化膜７の直下まで連続的に減少
した状態となっている。
は、表面チャネル層５のｎ型不純物濃度が、ｎ-型エピ
層２の表面からゲート酸化膜７の直下まで連続的に減少
した状態となっている。
【００６０】このような構成の縦型パワーＭＯＳＦＥＴ
は、第１実施形態で示した図２（ｃ）の工程におけるエ
ピタキシャル成長時に、ドーパントとなる窒素ガスの流
量と連続的に変化させることによって製造される。な
お、窒素ガスの流量とエピタキシャル成長膜中のｎ型不
純物濃度は、ほぼ比例関係にあるため、容易に所望の不
純物濃度が変化したエピタキシャル層が得られる。
は、第１実施形態で示した図２（ｃ）の工程におけるエ
ピタキシャル成長時に、ドーパントとなる窒素ガスの流
量と連続的に変化させることによって製造される。な
お、窒素ガスの流量とエピタキシャル成長膜中のｎ型不
純物濃度は、ほぼ比例関係にあるため、容易に所望の不
純物濃度が変化したエピタキシャル層が得られる。
【００６１】このように、表面チャネル層５のｎ型不純
物濃度を、ｎ-型エピ層２の表面からゲート酸化膜７の
直下まで連続的に減少させた構成としても、第１実施形
態と同様の効果を得ることができる。 （第３実施形態）図６に、本実施形態における縦型パワ
ーＭＯＳＦＥＴの断面構成を示す。第１、第２実施形態
では、表面チャネル層５すべてをエピタキシャル層で構
成したが、本実施形態では、表面チャネル層５のうち、
Ｒacc-driftに影響のある部分５ｃ、５ｄをｎ-型エピ層
２へのイオン注入によって形成している。ただし、ゲー
ト酸化膜７の直下のｎ-型エピ層２には、イオン注入に
より発生する結晶欠陥がないことが必要であるため、こ
こでは、表面チャネル層５のうち、ゲート酸化膜７との
境界部分５ｅについてはエピタキシャル膜で構成してい
る。
物濃度を、ｎ-型エピ層２の表面からゲート酸化膜７の
直下まで連続的に減少させた構成としても、第１実施形
態と同様の効果を得ることができる。 （第３実施形態）図６に、本実施形態における縦型パワ
ーＭＯＳＦＥＴの断面構成を示す。第１、第２実施形態
では、表面チャネル層５すべてをエピタキシャル層で構
成したが、本実施形態では、表面チャネル層５のうち、
Ｒacc-driftに影響のある部分５ｃ、５ｄをｎ-型エピ層
２へのイオン注入によって形成している。ただし、ゲー
ト酸化膜７の直下のｎ-型エピ層２には、イオン注入に
より発生する結晶欠陥がないことが必要であるため、こ
こでは、表面チャネル層５のうち、ゲート酸化膜７との
境界部分５ｅについてはエピタキシャル膜で構成してい
る。
【００６２】このように構成することで、表面チャネル
層５のうち、ゲート酸化膜７の直下に位置する部分５ｅ
には、イオン注入により発生する結晶欠陥をなくすこと
ができる。このため、その後のゲート酸化工程におい
て、表面チャネル層５とゲート酸化膜７との界面に凹凸
が発生したり、ゲート酸化膜７の膜質自体が劣化したり
することもなく、ゲート酸化膜７の初期歩留まりが低か
ったり、ゲート酸化膜寿命が低下するといった問題点を
防止することができる。
層５のうち、ゲート酸化膜７の直下に位置する部分５ｅ
には、イオン注入により発生する結晶欠陥をなくすこと
ができる。このため、その後のゲート酸化工程におい
て、表面チャネル層５とゲート酸化膜７との界面に凹凸
が発生したり、ゲート酸化膜７の膜質自体が劣化したり
することもなく、ゲート酸化膜７の初期歩留まりが低か
ったり、ゲート酸化膜寿命が低下するといった問題点を
防止することができる。
【００６３】このような構成の縦型パワーＭＯＳＦＥＴ
の製造方法としては、第１実施形態の図２（ｂ）に示す
ｐ-型べ一ス領域３を形成した後、図２（ｃ）の工程の
代わりに図７で示す以下の工程を実施すればよい。
の製造方法としては、第１実施形態の図２（ｂ）に示す
ｐ-型べ一ス領域３を形成した後、図２（ｃ）の工程の
代わりに図７で示す以下の工程を実施すればよい。
【００６４】まず、ＬＴＯ膜２０を除去した後、基板１
の上面からＮ+をイオン注入して、ｎ-型エピ層２の表層
部及びｐ-型ベース領域３の表面部（表層部）に表面チ
ャネル層５のうちのｎ型チャネル層を形成する。このと
きのイオン注入条件は、温度を７００℃、ドーズ量を１
×１０16ｃｍ-2とする。このようにすれば、表面チャネ
ル層５は、ｐ-型ベース領域３の表面部となる部分５ｃ
では補償されてｎ型の不純物濃度が薄いｎ-型層として
形成され、ｎ-型エピ層２の表面部となる部分５ｄでは
ｎ型の不純物濃度が濃いｎ+型層として形成される。
の上面からＮ+をイオン注入して、ｎ-型エピ層２の表層
部及びｐ-型ベース領域３の表面部（表層部）に表面チ
ャネル層５のうちのｎ型チャネル層を形成する。このと
きのイオン注入条件は、温度を７００℃、ドーズ量を１
×１０16ｃｍ-2とする。このようにすれば、表面チャネ
ル層５は、ｐ-型ベース領域３の表面部となる部分５ｃ
では補償されてｎ型の不純物濃度が薄いｎ-型層として
形成され、ｎ-型エピ層２の表面部となる部分５ｄでは
ｎ型の不純物濃度が濃いｎ+型層として形成される。
【００６５】このようにして、図６に示す縦型パワーＭ
ＯＳＦＥＴを形成することができると共に、Ｒacc-drif
tに影響のある部分５ｄを高濃度（低抵抗）で形成する
ことができることから、第１、第２実施形態と同様の効
果を得ることができる。
ＯＳＦＥＴを形成することができると共に、Ｒacc-drif
tに影響のある部分５ｄを高濃度（低抵抗）で形成する
ことができることから、第１、第２実施形態と同様の効
果を得ることができる。
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴで
あり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）
のＡ−Ａ′部におけるｎ型不純物濃度分布を示した図で
ある。
あり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）
のＡ−Ａ′部におけるｎ型不純物濃度分布を示した図で
ある。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図５】本発明の第２実施形態におけるＭＯＳＦＥＴで
あり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）
のＢ−Ｂ′部におけるｎ型不純物濃度分布を示した図で
ある。
あり、（ａ）はＭＯＳＦＥＴの断面図、（ｂ）は（ａ）
のＢ−Ｂ′部におけるｎ型不純物濃度分布を示した図で
ある。
【図６】本発明の第３実施形態におけるＭＯＳＦＥＴの
断面図である。
断面図である。
【図７】図６に示すＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図８】従来のＭＯＳＦＥＴの断面図である。
【図９】従来のＭＯＳＦＥＴの断面図である。
【図１０】表面チャネル層の特性を変化させた場合にお
けるオフ状態とオン状態のエネルギーバンド図である。
けるオフ状態とオン状態のエネルギーバンド図である。
【図１１】エピタキシャル成長時に窒素ガス流量を一定
量加えた場合のｎ型不純物濃度の変化を示した図であ
る。
量加えた場合のｎ型不純物濃度の変化を示した図であ
る。
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ-型ベース領
域、４…ｎ+型ソース領域、５…表面チャネル層（ｎ-型
ＳｉＣ層）、７…ゲート酸化膜、８…ゲート電極、１０
…ソース電極、１１…ドレイン電極。
域、４…ｎ+型ソース領域、５…表面チャネル層（ｎ-型
ＳｉＣ層）、７…ゲート酸化膜、８…ゲート電極、１０
…ソース電極、１１…ドレイン電極。
Claims (12)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面部の表面部上において、前記ソー
ス領域と前記半導体層とを繋ぐように形成された、炭化
珪素よりなる第１導電型の表面チャネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）とを備え、 前記表面チャネル層のうち、前記半導体層の表面部との
境界部（５ａ、５ｄ）の不純物濃度が前記ゲート絶縁膜
との境界部（５ｂ、５ｅ）の不純物濃度に比べ高くなっ
ていることを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記表面チャネル層のうち、前記半導体
層との境界部の不純物濃度が、前記半導体層の不純物濃
度に比べ高くなっていることを特徴とする請求項１に記
載の炭化珪素半導体装置。 - 【請求項３】 前記表面チャネル層は、不純物濃度の異
なる少なくとも２層の半導体層で構成されていることを
特徴とする請求項１又は２に記載の炭化珪素半導体装
置。 - 【請求項４】 前記表面チャネル層は、不純物濃度が連
続的に変化する半導体層であることを特徴とする請求項
１又は２に記載の炭化珪素半導体装置。 - 【請求項５】 前記表面チャネル層のうち、前記半導体
層との境界部においては、前記半導体層に不純物のイオ
ン注入を行うことによって形成され、前記ゲート絶縁膜
との境界部においては、エピタキシャル成長によって形
成されていることを特徴とする請求項１乃至４に記載の
炭化珪素半導体装置。 - 【請求項６】 前記ゲート電極の電位が略零である時に
おいて、前記表面チャネル層は、前記ゲート絶縁膜から
伸びる空乏層と前記べ一ス領域から伸びる空乏層とによ
ってピンチオフされていることを特徴とする請求項１乃
至５に記載の炭化珪素半導体装置。 - 【請求項７】 第１導電型の半導体基板（１）の主表面
上に、この半導体基板よりも高抵抗な炭化珪素よりなる
第１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記半導体層及び前記べ一ス領域の上部に第１導電型の
表面チャネル層（５）を形成する工程と、 前記べ一ス領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に前記べ一ス領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記べ一ス領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程とを備えた炭化珪素半導体装
置の製造方法であって、 前記表面チャネル層を形成する工程は、前記表面チャネ
ル層のうち、前記半導体層との境界部（５ａ、５ｄ）の
不純物濃度を、前記ゲート絶縁膜との境界部（５ｂ、５
ｅ）の不純物濃度に比べ高くする工程を含むことを特徴
とする炭化珪素半導体装置の製造方法。 - 【請求項８】 前記表面チャネル層を形成する工程は、
前記半導体層との境界部の不純物濃度を、前記半導体の
不純物濃度に比べ高くする工程を含むことを特徴とする
請求項７に記載の炭化珪素半導体装置の製造方法、 - 【請求項９】 前記表面チャネル層を形成する工程は、
エピタキシャル成長工程を含み、少なくとも、前記表面
チャネル層のうち、前記ゲート絶縁膜との境界部の形成
を前記エピタキシャル成長工程にて行うことを特徴とす
る請求項７又は８に記載の炭化珪素半導体装置の製造方
法。 - 【請求項１０】 前記表面チャネル層を形成する工程
は、前記半導体層の表層部及び前記べ一ス領域の表層部
上に第１のエピタキシャル層を形成する第１のエピタキ
シャル成長工程と、 前記第１のエピタキシャル層より上、かつ、前記ゲート
絶縁膜下に第２のエピタキシャル層を形成する第２のエ
ピタキシャル成長工程を含むことを特徴とする請求項７
又は８に記載の炭化珪素半導体装置の製造方法。 - 【請求項１１】 前記表面チャネル層を形成する工程
は、前記半導体層の表層部及び前記べ一ス領域の表層部
上から前記ゲート絶縁膜下まで連続的に不純物濃度が変
化するエピタキシャル層を形成するエピタキシャル成長
工程を含むことを特徴とする請求項７又は８に記載の炭
化珪素半導体装置の製造方法。 - 【請求項１２】 前記表面チャネル層を形成する工程
は、前記半導体層の表層部及び前記ベース領域の表層部
に同時にイオン注入を行う工程と、 前記ゲート絶縁膜下にエピタキシャル層を形成するエピ
タキシャル成長工程とを含むことを特徴とする請求項７
又は８に記載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069185A JP4806852B2 (ja) | 2001-03-12 | 2001-03-12 | 炭化珪素半導体装置及びその製造方法 |
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| JP2001069185A JP4806852B2 (ja) | 2001-03-12 | 2001-03-12 | 炭化珪素半導体装置及びその製造方法 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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