JPS63133678A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS63133678A JPS63133678A JP61282721A JP28272186A JPS63133678A JP S63133678 A JPS63133678 A JP S63133678A JP 61282721 A JP61282721 A JP 61282721A JP 28272186 A JP28272186 A JP 28272186A JP S63133678 A JPS63133678 A JP S63133678A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関し、
特にイオン注入によらない縦型電界効果トランジスタの
製造方法に関する。
特にイオン注入によらない縦型電界効果トランジスタの
製造方法に関する。
従来、縦型電界効果トランジスタの製造方法においては
、一導電型の半導体基板上にエピタキシャル層を成長さ
せ、次に、このエピタキシャル層の表面にイオンを注入
して表面の不純物濃度を上昇させる方法により、この部
分の抵抗を下げベース間のオン抵抗の低減をはかってい
た。
、一導電型の半導体基板上にエピタキシャル層を成長さ
せ、次に、このエピタキシャル層の表面にイオンを注入
して表面の不純物濃度を上昇させる方法により、この部
分の抵抗を下げベース間のオン抵抗の低減をはかってい
た。
第３図（ａ＞、（ｂ）は従来のかかる一例を説明するた
めの工程順に示した縦型電界効果トランジスタの断面図
である。ここではＮ型基板を例にとり説明する。
めの工程順に示した縦型電界効果トランジスタの断面図
である。ここではＮ型基板を例にとり説明する。
第３図（ａ）に示すように、まづＮ“型半導体基板２１
上にＮ−型エピタキシャル層２２を形成し、次に、Ｎ型
層２４を形成する。次に、このＮ型層２４の上に酸化シ
リコン等の酸化膜２５を被覆する。更に、Ｎ′″型半導
体基板２１の表面からイオン３２を注入してＮ型イオン
注入層２４を形成する。このイオン注入により、Ｎ型イ
オン注入層２４の抵抗を小さくしてオン抵抗の低減を計
っている。
上にＮ−型エピタキシャル層２２を形成し、次に、Ｎ型
層２４を形成する。次に、このＮ型層２４の上に酸化シ
リコン等の酸化膜２５を被覆する。更に、Ｎ′″型半導
体基板２１の表面からイオン３２を注入してＮ型イオン
注入層２４を形成する。このイオン注入により、Ｎ型イ
オン注入層２４の抵抗を小さくしてオン抵抗の低減を計
っている。
次に、第３図（ｂ）に示すように、Ｎ型イオン注入層２
４をゲート酸化膜２５で覆い、その上に多結晶シリコン
層をつくりゲート電極２６とする。次に、このゲート電
極２６をマスクにして、ベース電極用のＰ壁領域２７を
つくり、その上にＮ＋＋ソース領域２８を形成する。更
に、ソース・領域２８とゲート電極２６を絶縁するため
層間絶縁膜２９で覆い、その上にソース電極３０を被覆
する。最後に、ドレイン電極３１をＮ＋＋半導体基板２
１に被着して縦型電界効果トランジスタが形成される６ なお、かかる従来の製造方法については、特開昭５７−
４２１６４などに紹介されているので、その詳細につい
ては省略する。
４をゲート酸化膜２５で覆い、その上に多結晶シリコン
層をつくりゲート電極２６とする。次に、このゲート電
極２６をマスクにして、ベース電極用のＰ壁領域２７を
つくり、その上にＮ＋＋ソース領域２８を形成する。更
に、ソース・領域２８とゲート電極２６を絶縁するため
層間絶縁膜２９で覆い、その上にソース電極３０を被覆
する。最後に、ドレイン電極３１をＮ＋＋半導体基板２
１に被着して縦型電界効果トランジスタが形成される６ なお、かかる従来の製造方法については、特開昭５７−
４２１６４などに紹介されているので、その詳細につい
ては省略する。
上述のＮ型領域を形成するにあたり、従来はイオン注入
法を用いているなめ、イオン打込後のゲーＩ−電極部分
に悪影響が残るほか、ゲート酸化膜などの質が悪１ヒす
るという問題があった。
法を用いているなめ、イオン打込後のゲーＩ−電極部分
に悪影響が残るほか、ゲート酸化膜などの質が悪１ヒす
るという問題があった。
本発明の目的は、上述のベース間のオン抵抗を低減する
にあたり、ゲート電極やゲート酸化膜などに悪影響を与
えない縦型電界効果トランジスタの製造方法を提供する
ことにある。
にあたり、ゲート電極やゲート酸化膜などに悪影響を与
えない縦型電界効果トランジスタの製造方法を提供する
ことにある。
本発明の縦型電界効果トランジスタの製造方法は、−主
面上にソース電極とゲート電極を形成し、且つ一主面と
は反対側にドレイン電極を形成する縦型電界効果トラン
ジスタの製造方法において、前記基板上に一導電型の第
一のエピタキシャル層を成長させる工程と、前記エピタ
キシャル層の上にこのエピタキシャル層の濃度よりも高
い濃度を有する一導電型領域を形成する工程と、前記一
導電型領域の上に一導電型の第二のエピタキシャル層を
成長させる工程と、前記第二のエピタキシャル層の上に
酸化膜を介してゲート電極を形成する工程と、前記ゲー
ト電極をマスクにして逆導電型のベース領域を形成する
工程と、このベース領域の上から一導電型のソース領域
を形成する工程と、前記ゲート電極と前記ソース領域と
の上に眉間絶縁膜を形成する工程と、前記ソース領域の
上にソース電極を被着する工程と、前記基板の一主面と
は反対側にドレイン電極を形成する工程とを含み、前記
一導電型領域を前記第一のエピタキシャル層と前記第二
のエピタキシャル層との間の埋込層として形成するよう
に構成される。
面上にソース電極とゲート電極を形成し、且つ一主面と
は反対側にドレイン電極を形成する縦型電界効果トラン
ジスタの製造方法において、前記基板上に一導電型の第
一のエピタキシャル層を成長させる工程と、前記エピタ
キシャル層の上にこのエピタキシャル層の濃度よりも高
い濃度を有する一導電型領域を形成する工程と、前記一
導電型領域の上に一導電型の第二のエピタキシャル層を
成長させる工程と、前記第二のエピタキシャル層の上に
酸化膜を介してゲート電極を形成する工程と、前記ゲー
ト電極をマスクにして逆導電型のベース領域を形成する
工程と、このベース領域の上から一導電型のソース領域
を形成する工程と、前記ゲート電極と前記ソース領域と
の上に眉間絶縁膜を形成する工程と、前記ソース領域の
上にソース電極を被着する工程と、前記基板の一主面と
は反対側にドレイン電極を形成する工程とを含み、前記
一導電型領域を前記第一のエピタキシャル層と前記第二
のエピタキシャル層との間の埋込層として形成するよう
に構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞、（ｂ）は本発明の第一の実施例を説明す
るための工程順に示した縦型電界効果トランジスタの平
面図である。
るための工程順に示した縦型電界効果トランジスタの平
面図である。
第１図（＝ａ ）に示すように、Ｎ＋＋半導体基板の一
主面上に、Ｎ−型の第一のエピタキシャル層２を成長さ
せ、その上にＮ１型領域３を選択的に形成する。次に、
Ｎ＋型領領域３上からＮ−型の第二のエピタキシャル層
４を形成し、この第二のエピタキシャル層４と前記第一
のエピタキシャル層２との間で前記Ｎ＋型領領域埋込み
層となるようにする。
主面上に、Ｎ−型の第一のエピタキシャル層２を成長さ
せ、その上にＮ１型領域３を選択的に形成する。次に、
Ｎ＋型領領域３上からＮ−型の第二のエピタキシャル層
４を形成し、この第二のエピタキシャル層４と前記第一
のエピタキシャル層２との間で前記Ｎ＋型領領域埋込み
層となるようにする。
次に、第１図（ｂ）に示すように、第二のエピタキシャ
ル層４の上にゲート酸化膜５を介してゲート電極６を多
結晶シリコンにより形成し、ついでこのゲート電極６を
マスクにしてＰ型ベース領域７を、またそのＰ型ベース
領域７の上からＮ゛型ソース領域８分拡散形成する。そ
の際、二つのＰ型ベース領域７の間に前記埋込み層とな
るＮ＋領域３が位置するようにする。更に、ゲート電極
６となる多結晶シリコン層とＮ＋型ソース領域８との上
にＣＶＤ法などにより層間絶縁膜９を形成したのち、Ｎ
＋型ソース領域８にソース電極１０を被着する。最後に
、Ｎ＋型半導体基板１の一主面とは反対側の面にドレイ
ン電極１１を被着し、縦型電界効果トランジスタとして
仕上げる。
ル層４の上にゲート酸化膜５を介してゲート電極６を多
結晶シリコンにより形成し、ついでこのゲート電極６を
マスクにしてＰ型ベース領域７を、またそのＰ型ベース
領域７の上からＮ゛型ソース領域８分拡散形成する。そ
の際、二つのＰ型ベース領域７の間に前記埋込み層とな
るＮ＋領域３が位置するようにする。更に、ゲート電極
６となる多結晶シリコン層とＮ＋型ソース領域８との上
にＣＶＤ法などにより層間絶縁膜９を形成したのち、Ｎ
＋型ソース領域８にソース電極１０を被着する。最後に
、Ｎ＋型半導体基板１の一主面とは反対側の面にドレイ
ン電極１１を被着し、縦型電界効果トランジスタとして
仕上げる。
かかる製造工程によって埋込み層を形成することにより
、二つのＰ型ベース領域７間のオン抵抗を低くし、ゲー
ト電極となる多結晶シリコン層やゲート酸化膜の質を保
護することができる。
、二つのＰ型ベース領域７間のオン抵抗を低くし、ゲー
ト電極となる多結晶シリコン層やゲート酸化膜の質を保
護することができる。
第２図（ａ＞、（ｂ）は本発明の第二の実施例を説明す
るための工程順に示した縦型電界効果トランジスタの断
面図である。
るための工程順に示した縦型電界効果トランジスタの断
面図である。
第２図（ａ）、（ｂ）に示すように、前記第一の実施例
と異なる点はＮ−型第二のエピタキシャル層４をＮ型層
４′にした点である。かかる濃度の変更を行っても第一
の実施例同様の効果をはなすことができる。その他の点
については、第一の実施例と同様であるので詳細につい
ては省略する。
と異なる点はＮ−型第二のエピタキシャル層４をＮ型層
４′にした点である。かかる濃度の変更を行っても第一
の実施例同様の効果をはなすことができる。その他の点
については、第一の実施例と同様であるので詳細につい
ては省略する。
また、前記埋込み層は厚さ、面積等を変えることにより
、濃度を自由に変更することができ、更に、エピタキシ
ャル層を２重に成長させているため、一層目と二層目の
濃度を変更することにより、素子特性を改善することも
できる。
、濃度を自由に変更することができ、更に、エピタキシ
ャル層を２重に成長させているため、一層目と二層目の
濃度を変更することにより、素子特性を改善することも
できる。
上述の実施例についてはＮ型半導体基板を例にとり説明
したが、Ｐ型半導体基板に替えても同様に本発明を実施
することができる。
したが、Ｐ型半導体基板に替えても同様に本発明を実施
することができる。
以上説明したように本発明によれば、二つのエピタキシ
ャル層の間に半導体基板と同じ導電型の埋込み層を形成
することにより、二つのベース間のオン抵抗を低減し、
ゲート電極およびゲート酸化膜への悪影響を排除した縦
型電界効果トランジスタの製造方法を得られる効果があ
る。
ャル層の間に半導体基板と同じ導電型の埋込み層を形成
することにより、二つのベース間のオン抵抗を低減し、
ゲート電極およびゲート酸化膜への悪影響を排除した縦
型電界効果トランジスタの製造方法を得られる効果があ
る。
第１図（ａ＞、（ｂ）は本発明の第一の実施例を説明す
るために工程順にしたトランジスタの断面図、第２図（
ａ＞、（ｂ）は本発明の第二のフ施例を説明するための
工程順に示したトランジ；りの断面図、第３１’ｆｌ
（ａ ＞ 、 （ｂ ）は従来の−Ｃを説明するため
の工程順に示したトランジスタσ断面図である。 ｌ・・・Ｎ＋型半導体基板、２・・・Ｎ−型第一の工ｔ
タキシャル層、３・・・Ｎ＋型埋込み層、４．４′・・
Ｎ−型、Ｎ型第二のエピタキシャル層、５・・・づ−ト
酸化膜、６・・・多結晶シリコン層（ゲート置載）、７
・・・Ｐ型領域、８・・・Ｎ＋型ソース領域、≦・・・
層間絶縁膜、１０・・・ソース電極（アルミ層）、１１
・・・ドレイン電極。
るために工程順にしたトランジスタの断面図、第２図（
ａ＞、（ｂ）は本発明の第二のフ施例を説明するための
工程順に示したトランジ；りの断面図、第３１’ｆｌ
（ａ ＞ 、 （ｂ ）は従来の−Ｃを説明するため
の工程順に示したトランジスタσ断面図である。 ｌ・・・Ｎ＋型半導体基板、２・・・Ｎ−型第一の工ｔ
タキシャル層、３・・・Ｎ＋型埋込み層、４．４′・・
Ｎ−型、Ｎ型第二のエピタキシャル層、５・・・づ−ト
酸化膜、６・・・多結晶シリコン層（ゲート置載）、７
・・・Ｐ型領域、８・・・Ｎ＋型ソース領域、≦・・・
層間絶縁膜、１０・・・ソース電極（アルミ層）、１１
・・・ドレイン電極。
Claims (1)
- 一導電型半導体基板の一主面上にソース電極とゲート
電極を形成し、且つ一主面とは反対側にドレイン電極を
形成する縦型電界効果トランジスタの製造方法において
、一導電型の前記基板上に一導電型の第一のエピタキシ
ャル層を成長させる工程と、前記エピタキシャル層の上
にこのエピタキシャル層の濃度よりも高い濃度を有する
一導電型領域を形成する工程と、前記一導電型領域の上
に一導電型の第二のエピタキシャル層を成長させる工程
と、前記第二のエピタキシャル層の上に酸化膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
にして逆導電型のベース領域を形成する工程と、このベ
ース領域の上から一導電型のソース領域を形成する工程
と、前記ゲート電極と前記ソース領域との上に層間絶縁
膜を形成する工程と、前記ソース領域の上にソース電極
を被着する工程と、前記基板の一主面とは反対側にドレ
イン電極を形成する工程とを含み、前記一導電型領域を
前記第一のエピタキシャル層と前記第二のエピタキシャ
ル層との間の埋込層として形成することを特徴とする縦
型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282721A JPH0758785B2 (ja) | 1986-11-26 | 1986-11-26 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282721A JPH0758785B2 (ja) | 1986-11-26 | 1986-11-26 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133678A true JPS63133678A (ja) | 1988-06-06 |
| JPH0758785B2 JPH0758785B2 (ja) | 1995-06-21 |
Family
ID=17656178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282721A Expired - Lifetime JPH0758785B2 (ja) | 1986-11-26 | 1986-11-26 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758785B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016066A (en) * | 1988-04-01 | 1991-05-14 | Nec Corporation | Vertical power MOSFET having high withstand voltage and high switching speed |
| JPH08250731A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ |
| WO1997011497A1 (en) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Fabrication method of vertical field effect transistor |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| JP2002270839A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2008205497A (ja) * | 1994-12-30 | 2008-09-04 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
| DE112010001315B4 (de) | 2009-04-16 | 2024-10-24 | Fairchild Semiconductor Corporation | Feldeffekttransistor und verfahren zum ausbilden eines feldeffekttransistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
-
1986
- 1986-11-26 JP JP61282721A patent/JPH0758785B2/ja not_active Expired - Lifetime
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| DE112010001315B4 (de) | 2009-04-16 | 2024-10-24 | Fairchild Semiconductor Corporation | Feldeffekttransistor und verfahren zum ausbilden eines feldeffekttransistors |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758785B2 (ja) | 1995-06-21 |
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