JPH0369157A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0369157A JPH0369157A JP20591789A JP20591789A JPH0369157A JP H0369157 A JPH0369157 A JP H0369157A JP 20591789 A JP20591789 A JP 20591789A JP 20591789 A JP20591789 A JP 20591789A JP H0369157 A JPH0369157 A JP H0369157A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢｉ−ＭＯＳ集積回路の製造方法に関する。
従来のＢ １−ＭＯＳ集積回路の製造方法について、第
２図（ａ）〜（ｅ）を参照して説明する。
２図（ａ）〜（ｅ）を参照して説明する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＰ＋型埋込み層２とＮ＋型埋込み層３とを形
成する。つづいて全面にＮ型エピタキシャル層４を成長
させ、フィールド酸化膜７を形成してから、ベース８を
形成したのちゲート酸化膜９を隔ててポリシリコン層１
０を成長させる。
１の表面にＰ＋型埋込み層２とＮ＋型埋込み層３とを形
成する。つづいて全面にＮ型エピタキシャル層４を成長
させ、フィールド酸化膜７を形成してから、ベース８を
形成したのちゲート酸化膜９を隔ててポリシリコン層１
０を成長させる。
つぎに第２図（ｂ）に示すように、バイボーラトランジ
スタのエミッタ部分に拡散マスク用酸化膜１１ａを設け
て、全面にＮ型不純物となるりんを拡散する。このとき
、Ｎ”型コンタクト層１３Ｃができる。
スタのエミッタ部分に拡散マスク用酸化膜１１ａを設け
て、全面にＮ型不純物となるりんを拡散する。このとき
、Ｎ”型コンタクト層１３Ｃができる。
つぎに第２図（Ｃ）に示すように、ＭＯＳ−ＦＥＴのゲ
ート電極１０ａとバイポーラトランジスタ領域とをフォ
トレジスト１２ａで覆って、ポリシリコン層１０を選択
エツチングする。
ート電極１０ａとバイポーラトランジスタ領域とをフォ
トレジスト１２ａで覆って、ポリシリコン層１０を選択
エツチングする。
つぎに第２図（ｄ）に示すように、ＭＯＳ−ＦＥＴ領域
およびバイポーラトランジスタのエミッタ電極１０ｂと
コレクタ電極１０ｃとをフォトレジスト１２ｂで１って
、ポリシリコン層１０を選択エツチングする。
およびバイポーラトランジスタのエミッタ電極１０ｂと
コレクタ電極１０ｃとをフォトレジスト１２ｂで１って
、ポリシリコン層１０を選択エツチングする。
このあと第２図（ｅ）に示すように、イオン注入により
エミッタ１３ｂとソース−トレイン１３ａとを形成して
から、アルミニウム電極１４を形成してＢ ｉ−ＣＭＯ
Ｓ集積回路の基本構造が完成する。
エミッタ１３ｂとソース−トレイン１３ａとを形成して
から、アルミニウム電極１４を形成してＢ ｉ−ＣＭＯ
Ｓ集積回路の基本構造が完成する。
従来技術による製造方法においては、ポリシリコン層１
０を成長させたのち、バイポーラトランジスタのエミッ
タ部分のみに拡散マスク用酸化膜１１ａを設けてりんを
全面に拡散しているため、上方からのりんの拡散を防ぐ
ことができるが、側面からの拡散を防ぐことができなか
った。
０を成長させたのち、バイポーラトランジスタのエミッ
タ部分のみに拡散マスク用酸化膜１１ａを設けてりんを
全面に拡散しているため、上方からのりんの拡散を防ぐ
ことができるが、側面からの拡散を防ぐことができなか
った。
そのためエミッタ電極１０ｂの側面はりんが拡散された
ポリシリコンがＮ１型になっていた。
ポリシリコンがＮ１型になっていた。
この高濃度のりんがエミッタ押込み拡散などの熱処理工
程でエミッタ開口部を通してベース８の底面にまで拡散
して、バイポーラトランジスタのコレクターエミッタ間
のショートや耐圧低下を引き起していた。
程でエミッタ開口部を通してベース８の底面にまで拡散
して、バイポーラトランジスタのコレクターエミッタ間
のショートや耐圧低下を引き起していた。
本発明の目的は、側面に高濃度のりんが残留しないエミ
ッタ電極を得ることにある。
ッタ電極を得ることにある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板に他の導電型のエピタキシャル層を成長させて、ＭＯ
Ｓ−ＦＥＴと、バイポーラトランジスタとを形成するＢ
ｉ −ＭＯＳ集積回路の製造方法において、 前記エピタキシャル層内にＭＯＳ−ＦＥＴのウェルおよ
びバイポーラトランジスタの絶縁分離層とベースとを形
成したのち、表面の絶縁膜を隔ててＭＯＳ−ＦＥＴ領域
を覆うポリシリコン層とバイポーラトランジスタのエミ
ッタ電極およびコレクタ電極のいずれかになるポリシリ
コン層とを成長させる工程と、 前記エミッタ電極の上面と側面とを酸化膜で覆った状態
でポリシリコン層に他の導電型の不純物を拡散する工程
と、 前記不純物が拡散されたＭＯＳ−ＦＥＴ領域を覆うポリ
シリコン層を選択エツチングすることにより、ゲート電
極を形成する工程とを含んでいるものである。
板に他の導電型のエピタキシャル層を成長させて、ＭＯ
Ｓ−ＦＥＴと、バイポーラトランジスタとを形成するＢ
ｉ −ＭＯＳ集積回路の製造方法において、 前記エピタキシャル層内にＭＯＳ−ＦＥＴのウェルおよ
びバイポーラトランジスタの絶縁分離層とベースとを形
成したのち、表面の絶縁膜を隔ててＭＯＳ−ＦＥＴ領域
を覆うポリシリコン層とバイポーラトランジスタのエミ
ッタ電極およびコレクタ電極のいずれかになるポリシリ
コン層とを成長させる工程と、 前記エミッタ電極の上面と側面とを酸化膜で覆った状態
でポリシリコン層に他の導電型の不純物を拡散する工程
と、 前記不純物が拡散されたＭＯＳ−ＦＥＴ領域を覆うポリ
シリコン層を選択エツチングすることにより、ゲート電
極を形成する工程とを含んでいるものである。
本発明の一実施例について、第１図（ａ）〜（ｅ〉を参
照して説明する。
照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＰ＋型埋込み層２とＮ“型埋込み層３とを形
成し、厚さ１．５μｍのＮ型エピタキシャル層４を成長
させてからＰ＋型絶縁分離層５とＰウェル６とを形成す
る。
１の表面にＰ＋型埋込み層２とＮ“型埋込み層３とを形
成し、厚さ１．５μｍのＮ型エピタキシャル層４を成長
させてからＰ＋型絶縁分離層５とＰウェル６とを形成す
る。
さらに全面にフィールド酸化膜７とゲート酸化膜９とを
形成してからポリシリコン層１０を成長させる。
形成してからポリシリコン層１０を成長させる。
つぎに第１図（ｂ）に示すように、ＭＯＳ−ＦＥＴ領域
とバイポーラトランジスタのエミッタ電極１０ｂとコレ
クタ電極１０ｃとをフォトレジスト１２ａで覆って、ポ
リシリコン層１０を選択エツチングする。
とバイポーラトランジスタのエミッタ電極１０ｂとコレ
クタ電極１０ｃとをフォトレジスト１２ａで覆って、ポ
リシリコン層１０を選択エツチングする。
つぎに第１図（ｃ）に示すように、拡散マスク用酸化膜
１１ａ、ｌｌｂを形成してから、全面にりん拡散する。
１１ａ、ｌｌｂを形成してから、全面にりん拡散する。
つぎに第１図（ｄ）に示すように、拡散マスク用酸化膜
１１ａ、ｌｌｂを除去してから、ＭＯＳＦＥＴのゲート
電極１０ａとバイポーラトランジスタ領域とをフォトレ
ジスト１２ｂで覆って、ポリシリコン層ｌＯを選択エツ
チングする。
１１ａ、ｌｌｂを除去してから、ＭＯＳＦＥＴのゲート
電極１０ａとバイポーラトランジスタ領域とをフォトレ
ジスト１２ｂで覆って、ポリシリコン層ｌＯを選択エツ
チングする。
このあと第１図（ｅ）に示すように、イオン注入により
エミッタ１３ｂとソース−ドレイン１３ａとを形成して
から、アルミニウム電極１４を形成してＢｉ−ＣＭＯ８
集積回路の基本構造が完成する。
エミッタ１３ｂとソース−ドレイン１３ａとを形成して
から、アルミニウム電極１４を形成してＢｉ−ＣＭＯ８
集積回路の基本構造が完成する。
拡散マスク用酸化膜をエミッタ電極上面だけでなく、側
面にも被覆することによって、ポリシリコンからなるエ
ミッタ電極を通して高濃度のりんが拡散することによる
、バイポーラトランジスタのコレクターエミッタ間ショ
ートや耐圧低下を解消することができた。
面にも被覆することによって、ポリシリコンからなるエ
ミッタ電極を通して高濃度のりんが拡散することによる
、バイポーラトランジスタのコレクターエミッタ間ショ
ートや耐圧低下を解消することができた。
フィールド酸化膜、８・・・ベース、９・・・ゲート酸
化膜、１０・・・ポリシリコン層、１０ａ・・・ゲート
電極、１０ｂ・・・エミッタ電極、１０ｃ・・・コレク
タ電極、ｌｌａ、ｌｌｂ・・・拡散マスク用酸化膜、１
２ａ、１２ｂ・・・フォトレジスト、１３ａ・・・ソー
ス−ドレイン、１３ｂ・・・エミッタ、１３ｃ・・・コ
レクタコンタクト層、１４・・・アルミニウム電極。
化膜、１０・・・ポリシリコン層、１０ａ・・・ゲート
電極、１０ｂ・・・エミッタ電極、１０ｃ・・・コレク
タ電極、ｌｌａ、ｌｌｂ・・・拡散マスク用酸化膜、１
２ａ、１２ｂ・・・フォトレジスト、１３ａ・・・ソー
ス−ドレイン、１３ｂ・・・エミッタ、１３ｃ・・・コ
レクタコンタクト層、１４・・・アルミニウム電極。
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板に他の導電型のエピタキシャル層
を成長させて、ＭＯＳ−ＦＥＴと、バイポーラトランジ
スタとを形成するＢｉ−ＭＯＳ集積回路の製造方法にお
いて、 前記エピタキシャル層内にＭＯＳ−ＦＥＴのウェルおよ
びバイポーラトランジスタの絶縁分離層とベースとを形
成したのち、表面の絶縁膜を隔ててＭＯＳ−ＦＥＴ領域
を覆うポリシリコン層とバイポーラトランジスタのエミ
ッタ電極およびコレクタ電極のいずれかになるポリシリ
コン層とを成長させる工程と、 前記エミッタ電極の上面と側面とを酸化膜で覆った状態
でポリシリコン層に他の導電型の不純物を拡散する工程
と、 前記不純物が拡散されたＭＯＳ−ＦＥＴ領域を覆うポリ
シリコン層を選択エッチングすることにより、ゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20591789A JP2890509B2 (ja) | 1989-08-08 | 1989-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20591789A JP2890509B2 (ja) | 1989-08-08 | 1989-08-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369157A true JPH0369157A (ja) | 1991-03-25 |
| JP2890509B2 JP2890509B2 (ja) | 1999-05-17 |
Family
ID=16514889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20591789A Expired - Lifetime JP2890509B2 (ja) | 1989-08-08 | 1989-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890509B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569486A (en) * | 1992-12-25 | 1996-10-29 | Nippondenso Co., Ltd | Electroluminescence element and process for fabricating same |
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
-
1989
- 1989-08-08 JP JP20591789A patent/JP2890509B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569486A (en) * | 1992-12-25 | 1996-10-29 | Nippondenso Co., Ltd | Electroluminescence element and process for fabricating same |
| US5763111A (en) * | 1992-12-25 | 1998-06-09 | Nippondenso Co., Ltd. | Electroluminescence element and process for fabricating same |
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890509B2 (ja) | 1999-05-17 |
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