JPS633462A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS633462A JPS633462A JP14856686A JP14856686A JPS633462A JP S633462 A JPS633462 A JP S633462A JP 14856686 A JP14856686 A JP 14856686A JP 14856686 A JP14856686 A JP 14856686A JP S633462 A JPS633462 A JP S633462A
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に短チャネル
の絶縁ゲート型電界効果トランジスタを含む半導体装置
の製造方法に関する。
の絶縁ゲート型電界効果トランジスタを含む半導体装置
の製造方法に関する。
雉チャネルの絶縁ゲート型電界効果トランジスタ（以降
ＭＯ３ＦＥＴと称す）は、電界集中によるホットキャリ
アの影響を低減するために、通常、ドレインとチャネル
との間にトレインと同一導電型の低濃度不純物領域を設
けて、ドレイン近傍での電界集中を緩和している。−般
に、この低濃度不純物領域をＬ Ｄ Ｄ （ｌｉｇｈｔ
ｌｙ ｄｏｐｅｄ ｄｒａｉｎ）と呼んでいる。
ＭＯ３ＦＥＴと称す）は、電界集中によるホットキャリ
アの影響を低減するために、通常、ドレインとチャネル
との間にトレインと同一導電型の低濃度不純物領域を設
けて、ドレイン近傍での電界集中を緩和している。−般
に、この低濃度不純物領域をＬ Ｄ Ｄ （ｌｉｇｈｔ
ｌｙ ｄｏｐｅｄ ｄｒａｉｎ）と呼んでいる。
第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チ、ツブの
断面図である。
一例を説明するための工程順に示した半導体チ、ツブの
断面図である。
この従来例では、先ず第２図（ａ）に示すように、シリ
コン基板１上にゲート酸化膜５′を介して設けた多結晶
シリコンのゲート５をマスクとして３１ｐ↑のイオン注
入１０を行い低濃度のソース領域３及びドレイン領域４
を形成する。
コン基板１上にゲート酸化膜５′を介して設けた多結晶
シリコンのゲート５をマスクとして３１ｐ↑のイオン注
入１０を行い低濃度のソース領域３及びドレイン領域４
を形成する。
次に、第２図（ｂ）に示すように、半導体チップ表面を
ＣＶＤ法により１０００〜５０００人の酸化膜乃至リン
珪酸ガラス（以降ＰＳＧと称す）膜の絶縁膜６で覆う。
ＣＶＤ法により１０００〜５０００人の酸化膜乃至リン
珪酸ガラス（以降ＰＳＧと称す）膜の絶縁膜６で覆う。
最後に、第２図（ｃ）に示すように、リアクティブイオ
ンエツチング法等の異方性エツチングにより絶縁膜６を
除去してゲート５の側面を覆う絶縁膜６ａ及び６ｂを形
成し、ゲート５及び絶縁膜６ａ、６ｂをマスクとして”
Ａｓ＋のイオン注入１１を行い高濃度不純物領域のソー
ス８及びドレイン９を形成する。
ンエツチング法等の異方性エツチングにより絶縁膜６を
除去してゲート５の側面を覆う絶縁膜６ａ及び６ｂを形
成し、ゲート５及び絶縁膜６ａ、６ｂをマスクとして”
Ａｓ＋のイオン注入１１を行い高濃度不純物領域のソー
ス８及びドレイン９を形成する。
上述した従来の半導体装置の製造方法では、ソース側と
ドレイン側の両方に低濃度不純物領域が形成されてしま
うので、ソース側の低濃度不純物領域によってソース抵
抗が大きくなりＭＯＳＦＥＴの電流増幅率が低下してし
まうという欠点がある。
ドレイン側の両方に低濃度不純物領域が形成されてしま
うので、ソース側の低濃度不純物領域によってソース抵
抗が大きくなりＭＯＳＦＥＴの電流増幅率が低下してし
まうという欠点がある。
本発明の目的は、ＭＯＳ ＦＥ”ｒ”のホットキャリ
ヤの影響を低減すると共にソース抵抗の増大に伴う電流
増幅率の低下を防止する半導体装置の製造方法を提供す
ることにある。
ヤの影響を低減すると共にソース抵抗の増大に伴う電流
増幅率の低下を防止する半導体装置の製造方法を提供す
ることにある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板上にゲート絶縁膜を介してゲートを形成する工程と、
前記ゲートをマスクとしてイオン注入法によりドレイン
及びソースの低濃度不純物層を形成する工程と、前記ゲ
ートの側面に絶縁膜を形成する工程と、ホトレジストを
マスクとして前記ゲートの側面の前記ソース側の前記絶
縁膜を除去する工程と、前記ゲートと前記絶縁膜とをマ
スクとしてイオン注入法によりドレイン及びソースの高
濃度不純物領域を形成する工程とを含んで構成される。
板上にゲート絶縁膜を介してゲートを形成する工程と、
前記ゲートをマスクとしてイオン注入法によりドレイン
及びソースの低濃度不純物層を形成する工程と、前記ゲ
ートの側面に絶縁膜を形成する工程と、ホトレジストを
マスクとして前記ゲートの側面の前記ソース側の前記絶
縁膜を除去する工程と、前記ゲートと前記絶縁膜とをマ
スクとしてイオン注入法によりドレイン及びソースの高
濃度不純物領域を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
この実施例の製造方法では、先ず、第１図（ａ）に示す
ように、シリコン基板１上にゲート酸化膜５′を介して
多結晶シリコンによってゲート５を形成してこのゲート
５をマスクとして３ｔｐ＋のイオン注入１０を行い低濃
度不純物のソース領域３及びドレイン領域４を形成する
。
ように、シリコン基板１上にゲート酸化膜５′を介して
多結晶シリコンによってゲート５を形成してこのゲート
５をマスクとして３ｔｐ＋のイオン注入１０を行い低濃
度不純物のソース領域３及びドレイン領域４を形成する
。
次に、第１図（ｂ）に示すように、半導体チップ表面に
、ＣＶＤ法により酸化膜乃至ＰＳＧ膜の絶縁膜６を１０
００〜５０００人程度堆積する。
、ＣＶＤ法により酸化膜乃至ＰＳＧ膜の絶縁膜６を１０
００〜５０００人程度堆積する。
次に、第１図（ｃ）に示すように、リアクティブイオン
エツチング法により絶縁膜６を異方性エツチングしてゲ
ートの側面に絶縁膜６ａ及び６ｂを形成する。その後、
ソース側の絶縁膜６ａの部分を開孔したホトレジスト７
を形成する。
エツチング法により絶縁膜６を異方性エツチングしてゲ
ートの側面に絶縁膜６ａ及び６ｂを形成する。その後、
ソース側の絶縁膜６ａの部分を開孔したホトレジスト７
を形成する。
最後に、第１図（ｄ）に示すように、ソース側の絶縁膜
６ａを除去した後にホトレジストアも除去して、更にゲ
ート５と絶縁膜６ｂとをマスクとして７５ Ａ Ｓ＋の
イオン注入１１を行い高濃度不純物領域のソース８及び
ドレイン９を形成する。
６ａを除去した後にホトレジストアも除去して、更にゲ
ート５と絶縁膜６ｂとをマスクとして７５ Ａ Ｓ＋の
イオン注入１１を行い高濃度不純物領域のソース８及び
ドレイン９を形成する。
従って、低濃度不純物領域がソース側には無くトレイン
側のみにのあるＬＤＤ型のＭＯＳ ＦＥＴができる。
側のみにのあるＬＤＤ型のＭＯＳ ＦＥＴができる。
以上説明したように本発明は、ソース側の低濃度不純物
領域を無くしたＬＤＤ型のＭＯＳ ＦＥＴを形成する
ことによってホットキャリヤの影響を低減することは勿
論ソース抵抗の増大に伴う電流増幅率の低下をも防止す
ることができるという効果がある。
領域を無くしたＬＤＤ型のＭＯＳ ＦＥＴを形成する
ことによってホットキャリヤの影響を低減することは勿
論ソース抵抗の増大に伴う電流増幅率の低下をも防止す
ることができるという効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・シリコン基板、２・・・酸化膜、３・・・ソー
ス領域、４・・・ドレイン領域、５・・・ゲート、５′
・・・ゲート酸化膜、６．６ａ、６ｂ・・・絶縁膜、７
・−・ホトレジスト、８・・・ソース、９・・・ドレイ
ン。 第 １ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・シリコン基板、２・・・酸化膜、３・・・ソー
ス領域、４・・・ドレイン領域、５・・・ゲート、５′
・・・ゲート酸化膜、６．６ａ、６ｂ・・・絶縁膜、７
・−・ホトレジスト、８・・・ソース、９・・・ドレイ
ン。 第 １ 図
Claims (1)
- 一導電型の半導体基板上にゲート絶縁膜を介してゲート
を形成する工程と、前記ゲートをマスクとしてイオン注
入法によりドレイン及びソースの低濃度不純物層を形成
する工程と、前記ゲートの側面に絶縁膜を形成する工程
と、ホトレジストをマスクとして前記ゲートの側面の前
記ソース側の前記絶縁膜を除去する工程と、前記ゲート
と前記絶縁膜とをマスクとしてイオン注入法によりドレ
イン及びソースの高濃度不純物領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14856686A JPS633462A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14856686A JPS633462A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633462A true JPS633462A (ja) | 1988-01-08 |
Family
ID=15455611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14856686A Pending JPS633462A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653438A (ja) * | 1992-03-23 | 1994-02-25 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057970A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-24 JP JP14856686A patent/JPS633462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057970A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653438A (ja) * | 1992-03-23 | 1994-02-25 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
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