JPH0547982B2 - - Google Patents
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- JPH0547982B2 JPH0547982B2 JP57123895A JP12389582A JPH0547982B2 JP H0547982 B2 JPH0547982 B2 JP H0547982B2 JP 57123895 A JP57123895 A JP 57123895A JP 12389582 A JP12389582 A JP 12389582A JP H0547982 B2 JPH0547982 B2 JP H0547982B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【発明の詳細な説明】
本発明は、Ｐ−Ｎ接合部を具える縦型絶縁ゲー
ト電界効果型トランジスタの製造方法に係り、特
にその電気的特性の向上を可能にする製造方法に
関するものである。
ト電界効果型トランジスタの製造方法に係り、特
にその電気的特性の向上を可能にする製造方法に
関するものである。
従来、プレーナ型の縦型絶縁ゲート電界効果ト
ランジスタ（以下、縦形MOS FET）を形成す
るためには、第１図ａに示すように、第１の導電
型基板１に熱酸化膜２を成長させ、フオト・リソ
グラフイ技術により窓あけを行ない、基板と反対
の導電型の不純物のイオン注入もしくは拡散によ
り、第１不純物領域３を形成し、さらに第１図ｂ
のように第１不純物領域３内に、第１不純物領域
３と同じ導電型の第２不純物領域４を形成する。
さらに、第１図ｃのように全面酸化膜を除去し、
ゲート酸化膜５を約500〜2000Å成長させ、さら
にその上にポリシリコンを約500〜6000Å成長さ
せ、フオト・リソグラフイ技術によりパターンを
形成してポリシリコンを例えば、フレオンでドラ
イエツチングし、ポリシリコン６ａ，６ｂを形成
し、これをマスクにして、基板と反対の導電の不
純物のイオン注入もしくは拡散により、第３不純
物領域７を形成し、さらに、同じポリシリコンを
マスクにして基板と同じ導電型の不純物をイオン
注入もしくは、拡散により第４不純物領域８を形
成し、ポリシリコン６ｂのみ除去し、その上に例
えば、CVD酸化膜９を成長させ、さらにフオ
ト・リソグラフイ技術により、窓あけを行ない酸
化膜をエツチングを行ない、例えばアルミニウム
蒸着を行ないアルミニウム電極１０を形成されて
きた。しかし、この工程を用いると工程が多く、
第１図ｄに示すように素子部の１サイクルＷがパ
ターン精度により長くなり、集積度が悪くなる。
それに加えて、第１不純物領域３が形成され電流
が流れにくくなる上、第１図ｄのが長くなりオ
ン抵抗が大きくなると言う欠点を持つていた。
ランジスタ（以下、縦形MOS FET）を形成す
るためには、第１図ａに示すように、第１の導電
型基板１に熱酸化膜２を成長させ、フオト・リソ
グラフイ技術により窓あけを行ない、基板と反対
の導電型の不純物のイオン注入もしくは拡散によ
り、第１不純物領域３を形成し、さらに第１図ｂ
のように第１不純物領域３内に、第１不純物領域
３と同じ導電型の第２不純物領域４を形成する。
さらに、第１図ｃのように全面酸化膜を除去し、
ゲート酸化膜５を約500〜2000Å成長させ、さら
にその上にポリシリコンを約500〜6000Å成長さ
せ、フオト・リソグラフイ技術によりパターンを
形成してポリシリコンを例えば、フレオンでドラ
イエツチングし、ポリシリコン６ａ，６ｂを形成
し、これをマスクにして、基板と反対の導電の不
純物のイオン注入もしくは拡散により、第３不純
物領域７を形成し、さらに、同じポリシリコンを
マスクにして基板と同じ導電型の不純物をイオン
注入もしくは、拡散により第４不純物領域８を形
成し、ポリシリコン６ｂのみ除去し、その上に例
えば、CVD酸化膜９を成長させ、さらにフオ
ト・リソグラフイ技術により、窓あけを行ない酸
化膜をエツチングを行ない、例えばアルミニウム
蒸着を行ないアルミニウム電極１０を形成されて
きた。しかし、この工程を用いると工程が多く、
第１図ｄに示すように素子部の１サイクルＷがパ
ターン精度により長くなり、集積度が悪くなる。
それに加えて、第１不純物領域３が形成され電流
が流れにくくなる上、第１図ｄのが長くなりオ
ン抵抗が大きくなると言う欠点を持つていた。
本発明の第１の目的は、縦形MOS FETの製
造工程を少なくすることにある。本発明の第２の
目的は、縦形MOS FETの集積度を高くするこ
とにある。本発明の第３の目的は、縦形MOS
FETのオン抵抗を小さくすることにある。
造工程を少なくすることにある。本発明の第２の
目的は、縦形MOS FETの集積度を高くするこ
とにある。本発明の第３の目的は、縦形MOS
FETのオン抵抗を小さくすることにある。
本発明の特徴は、一導電型を有する半導体基板
にゲート酸化膜を熱酸化により成長させ、前述ゲ
ート酸化膜上にポリ・シリコンを成長させ、フオ
ト・リソグラフイ技術により制御電極ポリシリコ
ンをエツチングし、エツチングしてポリシリコン
の除去された部分に、前記半導体基板と反対の導
電型不純物のイオン注入もしくは、拡散を行な
い、前記半導体基板と反対の導電型を有する第１
半導体領域を形成し、さらに前述第１半導体領域
内に第１半導体領域と同じ導電型の第２半導体領
域を形成し、さらに、フオト・リソグラフイ技術
を行ない第２半導体領域をイオン注入により保護
し、前記制御電極ポリシリコンと共にマスクとし
て、前記半導体基板と同じイオン注入を行ない前
記半導体基板と同じ導電型の第３半導体領域を形
成し、前記制御電極ポリシリコンを第１ゲート、
第１半導体領域を第２ゲート、前記第３半導体領
域をソース、半導体基板の裏面をドレインとする
縦型電界効果トランジスタの製造方法にある。
にゲート酸化膜を熱酸化により成長させ、前述ゲ
ート酸化膜上にポリ・シリコンを成長させ、フオ
ト・リソグラフイ技術により制御電極ポリシリコ
ンをエツチングし、エツチングしてポリシリコン
の除去された部分に、前記半導体基板と反対の導
電型不純物のイオン注入もしくは、拡散を行な
い、前記半導体基板と反対の導電型を有する第１
半導体領域を形成し、さらに前述第１半導体領域
内に第１半導体領域と同じ導電型の第２半導体領
域を形成し、さらに、フオト・リソグラフイ技術
を行ない第２半導体領域をイオン注入により保護
し、前記制御電極ポリシリコンと共にマスクとし
て、前記半導体基板と同じイオン注入を行ない前
記半導体基板と同じ導電型の第３半導体領域を形
成し、前記制御電極ポリシリコンを第１ゲート、
第１半導体領域を第２ゲート、前記第３半導体領
域をソース、半導体基板の裏面をドレインとする
縦型電界効果トランジスタの製造方法にある。
すなわち、本発明の特徴は、縦形MOS FET
においてポリシリコンを用いて自己整合法と共に
フオト・リソグラフイ技術のレジストを用いてソ
ース領域を形成することにある。さらに第１図ｄ
の第１不純物領域３を省略することにある。
においてポリシリコンを用いて自己整合法と共に
フオト・リソグラフイ技術のレジストを用いてソ
ース領域を形成することにある。さらに第１図ｄ
の第１不純物領域３を省略することにある。
本発明によれば、第１図ｄの第１不純物領域３
を省略することにより素子の厚みを短くするこ
とができ、オン抵抗を小さくできる。更に本発明
によれば、ポリシリコンを用いて自己整合法と共
にフオト・リソグラフイ技術のレジストを用い
て、ソース領域を形成し、第１図ｄのｂの距離を
変更せずにｗの距離を短くすることができる。従
つて、集積度が上がり電気的特性の向上に寄与す
る。
を省略することにより素子の厚みを短くするこ
とができ、オン抵抗を小さくできる。更に本発明
によれば、ポリシリコンを用いて自己整合法と共
にフオト・リソグラフイ技術のレジストを用い
て、ソース領域を形成し、第１図ｄのｂの距離を
変更せずにｗの距離を短くすることができる。従
つて、集積度が上がり電気的特性の向上に寄与す
る。
以下、本発明について第２図ａ〜ｄを用いて詳
細に説明する。まず第２図ａに示すように、ゲー
ト酸化５を成長させ、その上にポリシリコン６
（ゲート電極）を成長させ、基板と反対の導電型
の不純物のイオン注入もしくは拡散により第５不
純物領域１１を形成する。第２図ｂに示すように
第５不純物領域１１内に第５不純物領域と同導電
型の第６不純物領域１２を形成する。さらに、第
２図ｃに示すようにフオト・リソグラフイ技術に
より第６不純物領域１２をレジスト１３により保
護し、ポリシリコン６ａの自己整合を合わせて用
いて半導体基板と同じ導電型のイオン注入により
第７不純物領域１４（ソース領域）を形成する。
その上に第２図ｄのようにCVD酸化膜９を成長
し、フオト・リソグラフイ技術により窓あけを行
ない酸化膜エツチングを行ない、その上にソース
アルミニウム電極１０を形成する。第２図ｄの１
５はドレイン電極である。ポリシリコンを用いて
自己整合法と共に、フオト・リソグラフイ技術の
レジストを用いて第６不純物領域を保護しながら
イオン注入を行ない、ソース領域１４を形成し第
２図ｄのｗの長さを短くすることにあり集積度を
上げることができる。また、第１図の第１不純物
領域３を形成しないため、長さを短くすること
ができ、オン抵抗の減少に寄与する。
細に説明する。まず第２図ａに示すように、ゲー
ト酸化５を成長させ、その上にポリシリコン６
（ゲート電極）を成長させ、基板と反対の導電型
の不純物のイオン注入もしくは拡散により第５不
純物領域１１を形成する。第２図ｂに示すように
第５不純物領域１１内に第５不純物領域と同導電
型の第６不純物領域１２を形成する。さらに、第
２図ｃに示すようにフオト・リソグラフイ技術に
より第６不純物領域１２をレジスト１３により保
護し、ポリシリコン６ａの自己整合を合わせて用
いて半導体基板と同じ導電型のイオン注入により
第７不純物領域１４（ソース領域）を形成する。
その上に第２図ｄのようにCVD酸化膜９を成長
し、フオト・リソグラフイ技術により窓あけを行
ない酸化膜エツチングを行ない、その上にソース
アルミニウム電極１０を形成する。第２図ｄの１
５はドレイン電極である。ポリシリコンを用いて
自己整合法と共に、フオト・リソグラフイ技術の
レジストを用いて第６不純物領域を保護しながら
イオン注入を行ない、ソース領域１４を形成し第
２図ｄのｗの長さを短くすることにあり集積度を
上げることができる。また、第１図の第１不純物
領域３を形成しないため、長さを短くすること
ができ、オン抵抗の減少に寄与する。
本発明によれば、縦形MOS FETにおいて、
ポリシリコンを用いて自己整合法と共にフオト・
リソグラフイ技術のレジストを用いてソース領域
を形成することにより、素子部の１サイクルの長
さでを短くすることができ集積度を上げることが
できる。また本発明によれば、縦形MOS FET
において第１図ｄの第１不純物領域３を省略する
ことにより素子の厚みを短くすることができ、
オン抵抗を小さくすることができる。
ポリシリコンを用いて自己整合法と共にフオト・
リソグラフイ技術のレジストを用いてソース領域
を形成することにより、素子部の１サイクルの長
さでを短くすることができ集積度を上げることが
できる。また本発明によれば、縦形MOS FET
において第１図ｄの第１不純物領域３を省略する
ことにより素子の厚みを短くすることができ、
オン抵抗を小さくすることができる。
第１図ａ〜ｄは各々従来の縦型MOS FETの
製造方法を工程順に示す断面図、第２図ａ〜ｄは
各々本発明実施例の製造工程を工程順に示す断面
図、である。 なお、図において、１……導電型基板、２……
酸化膜、３……基板と反対の導電型の第１不純物
領域、４……基板と反対の導電型の第２不純物領
域、５……ゲート酸化膜、６……ゲート・ポリシ
リコン、７……基板と反対の導電型の第３不純物
領域、８……基板と同じ導電型の第４不純物領
域、９……CVD酸化膜（絶縁膜）、１０……ソー
ス電極、１１……基板と反対の導電型の第５不純
物領域、１２……基板と反対の導電型の第６不純
物領域、１３……基板と反対の導電型の第６不純
物領域用保護レジスト、１４……ソース領域、１
５……ドレイン電極、である。
製造方法を工程順に示す断面図、第２図ａ〜ｄは
各々本発明実施例の製造工程を工程順に示す断面
図、である。 なお、図において、１……導電型基板、２……
酸化膜、３……基板と反対の導電型の第１不純物
領域、４……基板と反対の導電型の第２不純物領
域、５……ゲート酸化膜、６……ゲート・ポリシ
リコン、７……基板と反対の導電型の第３不純物
領域、８……基板と同じ導電型の第４不純物領
域、９……CVD酸化膜（絶縁膜）、１０……ソー
ス電極、１１……基板と反対の導電型の第５不純
物領域、１２……基板と反対の導電型の第６不純
物領域、１３……基板と反対の導電型の第６不純
物領域用保護レジスト、１４……ソース領域、１
５……ドレイン電極、である。
Claims (1)
- １ 一導電型を有する半導体基板上にゲート酸化
膜を成長させ、前記ゲート酸化膜上にポリシリコ
ンを成長させ、フオトリソグラフイ技術により前
記ポリシリコンを選択的にエツチングし、前記ポ
リシリコンの除去された部分に前記半導体基板と
反対の導電型不純物の導入を行い、前記半導体基
板と反対の導電型を有する第１半導体領域を形成
し、さらに前記第１半導体領域上部に前記第１半
導体領域よりも浅く前記第１半導体領域と同じ導
電型の第２半導体領域を形成し、さらに、フオ
ト・リソグラフイ技術により前記第２半導体領域
をレジストにて覆い前記ポリシリコンと共にマス
クとして、前記半導体基板と同じ導電型のイオン
注入を行い前記半導体基板と同じ導電型の第３半
導体領域を形成し、前記ポリシリコンを第１ゲー
ト、前記第１半導体領域を第２ゲート、前記第３
半導体領域をソース、前記半導体基板の裏面をド
レインとすることを特徴とする縦型電解効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123895A JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123895A JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914676A JPS5914676A (ja) | 1984-01-25 |
| JPH0547982B2 true JPH0547982B2 (ja) | 1993-07-20 |
Family
ID=14871991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123895A Granted JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914676A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648673A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Manufacture of semiconductor device |
| JP2807114B2 (ja) * | 1990-12-21 | 1998-10-08 | シリコニックス・インコーポレイテッド | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS5610971A (en) * | 1979-06-29 | 1981-02-03 | Thomson Csf | Longitudinal field effect power transistor |
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-07-16 JP JP57123895A patent/JPS5914676A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS5610971A (en) * | 1979-06-29 | 1981-02-03 | Thomson Csf | Longitudinal field effect power transistor |
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914676A (ja) | 1984-01-25 |
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