JPS62281476A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概　要〕 半導体基板内に形成されたチャネル領域上に、該チャネ
ル領域と逆導電型領域形成用の不純物を添加したゲート
金属層を形成し、次いで該ゲート金属層の下部を除く該
チャネル領域を所定の厚さだけ除去し、その後該ゲート
金属層の下部にのみ該不純物を拡散させてゲート領域を
形成するようにした半導体装置の製造方法であって、拡
散工程における該ゲート領域の横方向へのひろがりをな
くし、実効ゲート長を設計値通り正しく形成することが
できる。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に関し、特に接合ゲート
型電界効果トランジスタ（通常Ｊ−ＦＥＴと称する）の
製造方法に関する。

〔従来の技術〕

第３図乃至第５図は、従来技術におけるこの種の半導体
装置の製造方法を例示したもので、特にゲート領域（Ｐ
”層として示される）と、咳ゲーＤＩ域上に設けられる
ゲート金属層の製造工程を詳しく示している。

先ず第３図に示される製造方法においては、第３図（ａ
ｔに示されるように半導体基板（例えばＧａＡｓなどの
半絶縁性基板）３１内にチャネル領域３３（不純物とし
てシリコンなどを用い、例えばｎ型半導体層として形成
される）および該チャネル領域３３より高不純物濃度の
ソース・ドレイン領域３２（例えばｎ＋型型溝導体層し
て形成される）を形成した後、該基板３１表面のゲート
？ｉＩ域となる部分以外を例えばＳｉＯ□などのマスク
３８で覆い、該マスク３８の開孔部を通してイオン注入
法によって、該基板表面に該チャネル領域３３と逆導電
型（この場合Ｐ型）のゲート領域３４（Ｐ“型半導体層
）を形成し、その後接マスク３日を除去してから、第３
図（ｂ）に示すように該ゲート領域３４内に、該ゲート
領域３４内に納まるようにゲート金属層（例えばタング
ステンシリサイド層）３５が形成され、更に該ソース・
ドレイン領域３２上にソース電極およびドレイン電極（
何れも図示しない）が形成される。なお第３図ｆａ）に
示されるマスク３８は、上述したようにゲート領域３４
を形成するためのイオン注入用マスクであり、その後接
ゲート領域３４上にゲート金属層３５を形成するときに
は、該イオン注入用マスクとは別のマスク（図示しない
）が使用される。（したがってゲート金属層３５とゲー
ト領域３４との長さは一致せず（すなわちゲート金属層
とゲート領域とが自己整合しえない製法であり）、ゲー
ト金属層３５の長さよりもゲート金属層３４の長さく所
謂実効ゲート長）の方を大きくする必要がある。

また第４図に示される製造方法においては、第４図（ａ
ｌに示されるように半導体基板４１内にチャネル領域４
３および該チャネル領域より高不純物濃度のソース・ド
レイン領域４２を形成した後、該基板４１表面のゲート
領域となる部分以外を例えばＳｉ３Ｎオなどのマスク４
８で覆い、１亥マスク４８の開孔部を通して熱拡散法に
よって、該基板表面に該チャネル領域４３と逆導電型（
この場合Ｐ型）のデー８９Ｍ域４４（Ｐ”型半導体層）
を形成し、その後第４図（′ｂ）に示すように該マスク
４８をそのまま用いて、該ゲート９Ｍ域４４上にゲート
金属層４５を蒸着により形成し、これを所定の形状に加
工する。

更に第５図に示される製造方法においては、第５図（ａ
）に示されるように、半導体基板５１内にチャネル領域
５３およびソース・ドレイン領域５２を形成した後、上
述したゲーＨ１域形成用マスク５８の開孔部を通して、
ゲート領域（Ｐ”型領域）形成用不純物を高濃度に添加
したゲート金属層５５を形成し、次いで、第５図（ｂｌ
に示すように熱処理によって該ゲート金属層内の不純物
を熱拡散させてその下部の基板表面にＰ゛型のゲート領
域５４を形成し、その後該ゲート金属層５５が所定の形
状に加工される。

上述したように第４図および第５図に示される製造方法
においては、ゲート領域とゲート金属層とが同一のマス
クを用いて自己整合的に形成されるが、該ゲート領域が
熱拡散によって形成される際、該半導体基板とマスクと
の界面で横方向に拡がり、それだけゲート金属層の長さ
よりもゲート領域の長さく実効ゲート長）の方が太き（
なる。

〔発明が解決しようとする問題点〕

−Ｇに、この種の半導体装置（例えばＪ　−ＦＩＥＴ）
においては、電流駆動能力の目安である伝達コンダクタ
ンスｇｍは、 で与えられ、その動作速度を速くするためには、ゲート
長を短くして上記ｇｍの向上を図る必要がある。

ところが上記第３図乃至第５図に示される従来技術の製
造方法においては、仮に第４図乃至第５図に示される所
謂自己整合的な製法によったとしても、その製造後の構
成は第６図に示されるように、ゲート領域６４の長さく
実効的なゲート長）Ｌｇ’がゲート電極６５の加工寸法
（ゲート長設計値）Ｌｇより大きな値となり、しかも熱
拡散時における半導体基板とマスクとの界面における横
方向の拡散は、該界面の状態に著しく影響され易いため
、横方向の拡がりを制御すること、すなわち実効ゲート
長を制御することは困難であり、結局上記従来技術によ
っては、実効ゲート長を設計値通りに微細化できないと
いう問題点がある。なお、第６図中、６１は半導体基板
、６２はソース・ドレイン領域、６３はチャネル領域、
６６．６７はそれぞれソースおよびドレイン電極である
。

本発明は上記問題点を解決するためになされたもので、
短ゲート長の素子でも、その実効的ゲート長が設計値通
りになるようにして、この種の半導体装置の高性能化お
よび特にそのゲート長に対する制御性の向上を実現しう
るようにしたものである。

〔問題点を解決するための手段〕

かかる問題点を解決するために、本発明においては、半
導体基板内に形成されたチャネル領域上に、該チャネル
領域と逆導電型領域形成用の不純物を添加したゲート金
属層を形成し、次いで該ゲート金属層の下部を除く該チ
ャネル領域を所定の厚さだけ除去し、その後接ゲート金
属層の下部にのみ該不純物を拡散させてゲート９Ｍ域を
形成するようにした半導体装置の製造方法が提供される
。

〔作　用〕

上記構成によれば、該逆導電型のゲート領域形成用の不
純物を添加したゲート金属層を形成した後、該ゲート金
属層の下部を除く該チャネル領域を所定の厚さだけ除去
し、その後接ゲート金属層の下部に残存する、はぼ該所
定の厚さに相当する、予め長さの決定された領域に該不
純物を拡散させるため、その横方向への拡がりが全くな
く、短ゲート素子の場合であっても、ゲート領域の長さ
く実効的なゲート長）をゲート電極の長さくゲート設計
４１）と完全に一致させることができる。

（実施例〕 第２図は、本発明の１実施例としての半導体装置の製造
方法を示すもので、ＧａＡｓ基板上にｎチャネルＪ　−
ＦＥＴを形成する場合についてその製造工程が示されて
いる。

すなわち先ず第２図（ａｌに示すように、ＧａＡｓ基板
１１上に所定のフォトレジストマスク１８１を形成した
後、所定の不純物（例えばシリコン）を用いてイオン注
入法により所定濃度（例えば２Ｘ１０”ａｌ−”）のｎ
チャフル頭域１３を形成する。次いで、第２図（ｂ）に
示すように、別のフォトレジストマスク１８２を形成し
て、上記シリコンをイオン注入することにより該チャネ
ル領域より高濃度（例えば２　Ｘ１０”Ｃｌ１ｌ−２）
のｎ゛型ソース・ドレイン領域１２を形成する。次いで
第２図（ト）に示すように、該チャネル領域と逆導電型
（この場合Ｐ型）の領域を形成するための不純物（例え
ばＭｇ、Ｚｎなど）を高濃度（例えばｌ　×１ＱＺＩＣ
Ｉ１１−２）に添加したゲート金属層（例えばタングス
テンシリサイド）１５を、例えば所定のフォトレジスト
マスクを用いて所定形状に形成する。

次いで第２図＋ｄ）に示すように該ゲート金属層（ゲー
ト電極）１５をマスクにして、該ゲート電極の下部以外
の基板表面（ソース・ドレイン領域１２およびチャネル
領域１３）を、例えば塩素ガス系異方性リアクティブイ
オンエツチングによって所定の厚さｔだけ削り取る。そ
の後第２図（ｅ）に示すように、該基板表面およびゲー
ト電極表面にＡ’　Ｎ保護膜１８３を形成し、熱処理に
よって、該ゲート金属層１５にドープされている不純物
（例えばＺｎ）を該ゲート金属層１５の下部に熱拡散さ
せてＰ“型のゲート領域１４を形成する。この場合、該
熱拡散させる厚さは、該エツチングにより削り取られた
厚さｔ以下とするのが望ましく、その厚さは熱拡散工程
において正確に制御できる。

したがって該ゲート領域１４は、該エツチングによって
残された領域すなわち該ゲート電極１５と同じ長さに決
められた該電極１５の下部の領域に形成され、したがっ
て熱拡散を行っても該ゲート領域１４が横方向に拡がる
ことがなくなる。そして、その後第２図（ｆ）に示され
るように、該保護膜１８３を取り除いてから眉間絶縁膜
１９を形成し、所定の位置を開孔して、ソース電極１６
、ドレイン電極１７、及びゲート電極１５のコンタクト
部分１４′を形成する。

このようにして本発明の製造方法によれば、その製造後
の半導体装置の基本構成として、第１図に示すように、
ゲート９Ｍ域１４の長さすなわち実効ゲート長を、ゲー
ト金属層１５の長さすなわち該ゲート長の設計値と完全
に一致させることができ、短ゲート長の素子であっても
、その長さを高精度に制御することができる。

〔発明の効果〕

本発明によれば短ゲート長の素子であっても、ゲート９
Ｍ域とゲート電極とを完全に自己整合させることができ
、ゲート長を高精度に制御することができるため、短ゲ
ート長で高性能の半導体装置を容易かつ正確に製造する
ことができる。

【図面の簡単な説明】

第１図は、本発明により製造された半導体装置の基本構
成を示す図、 第２図（ａ）乃至（ｆ）は本発明による製造方法の１実
施例を製造工程順に示す図、 第３図、第４図、および第５図はそれぞれ従来技術によ
るこの種半導体装置の製造方法を例示する図、 第６図は、上記従来技術により製造された半導体装置の
構成を示す図である。 （符号の説明） １１．３１，４１．５１．６１・・・半導体基板、１２
．３２．４２．５２．６２・・・ソース・ドレイン領域
、１３．３３．４３．５３．６３・・・チャネル領域、
１４．３４．４４．５４．６４・・・ゲート領域、１５
．３５，４５，５５．６５・・・ゲート金属層（ゲート
電極）、１６．６６・・・　ソース電極、 １７．６７・・・　ドレイン電極。

Claims (1)

【特許請求の範囲】
1. １、半導体基板内に形成されたチャネル領域上に、該チ
   ャネル領域と逆導電型領域形成用の不純物を添加したゲ
   ート金属層を形成し、次いで該ゲート金属層の下部を除
   く該チャネル領域を所定の厚さだけ除去し、その後該ゲ
   ート金属層の下部にのみ該不純物を拡散させてゲート領
   域を形成することを特徴とする、半導体装置の製造方法
   。