JPH03285334A

JPH03285334A - 半導体装置の製造方法

Info

Publication number: JPH03285334A
Application number: JP8726190A
Authority: JP
Inventors: Masaharu Sato; 政春佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-31
Filing date: 1990-03-31
Publication date: 1991-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は微細化が可能なＭＯＳ）ランジスタ及びバイポ
ーラトランジスタ等の半導体装置の製造方法に関する。

［従来の技術］第３図は従来のＭＯＳトランジスタの構造を示す断面図
である。Ｐ型シリコン基板３０１における素子分離絶縁
膜３０２に囲まれた素子形成領域の表面上にゲート酸化
Ｍ３０３を形成し、更にゲート電極となるＮ１型多結晶
シリコンＭ３０４及び金属シリサイド膜３０５を形成し
た後、フォトリングラフィ技術によりゲート電極部分に
レジストをパターン形成し、このレジストをマスクとし
て反応性イオンエツチング法により金属シリサイド膜３
０５、Ｎ”型多結晶シリコン膜３０４及びゲート酸化膜
３０３を選択的に順次除去してゲート電極を形成する。

次いで、このゲート電極をイオン注入のマスクとしてＮ
型不純物を低濃度でＰ型シリコン基板３０１に導入する
ことによりＮ型拡散領域３０６を自己整合的に形成する
。その後、ゲート電極の側面に側壁絶縁膜３０７を形成
した後、ゲート電極及び側壁絶縁膜３０７をイオン注入
のマスクとして、Ｎ型不純物を高濃度でＰ型シリコン基
板３０１の表面に導入してＮ＋型型数散層３０８形成す
る。そして、最後に表面に絶縁膜３０９を形成した後、
Ｎ＋型抵拡散層３０８上コンタクト開孔部を形成するこ
とによりＬ　Ｄ　Ｄ　構造のＭＯＳ）ランジスタが完成
する。

［発明が解決しようとする課題］しかしながら、上述した従来のＬＤＤ型ＭＯＳトランジ
スタでは、フォトリングラフィ技術を使用して形成した
レジストパターンをマスクとして、金属シリサイド膜３
０５及びＮ゛型多結晶シリコン膜３０４を反応性イオン
エ、Ｊチング法によりエツチングしてゲート７１１に極
をパターン形成しているため、ゲート電極をフォトリン
グラフィ技術の限界以上に微細化することが困難である
。また、ソース・ドレインのコンタクトが直接Ｎ゛型型
数散層３０８上形成されるため、コンタクト領域として
広い面積が必要であり、更に他のコンタクトと接続する
ためには、電極をコンタクト上に形成し、この電極を介
して接続する必要がある。更にまた、従来のＭＯＳ）ラ
ンジスタの構造では、２層多結晶シリコンを用いた高速
の自己整合型バイポーラトランジスタの製造工程と整合
させてこのＭＯＳトランジスタを製造するということが
困難であるという問題点がある。

本発明は・かかる問題点に鑑みてなされたものであって
、フォトリングラフィ技術の限界以上にゲート電極を微
細化することができ、またソース−ドレイン等の拡散層
も微細化できると共に、高速の自己整合型バ・イボーラ
トランジスタとの整合力可能な半導体装置の製造方法を
提供することを目的とする。

［課題を解決するための手段］本発明に係る半導体装置の製造方法は、一導電型半導体
領域上に第１の絶縁膜を形成する工程と、この第１の絶
縁股上に逆導電型不純物を含む第１の多結晶シリコン膜
を選択的に形成する工程と、全面に第２の絶縁膜を形成
する工程と、前記一導電型半導体領域上において前記第
２の絶縁膜及び第１の多結晶シリコン膜を選択的に順次
除去して前記第１の多結晶シリコン膜を分割することに
よりスリットを形成する工程と、前記スリット内に露出
した前記第１の絶縁膜をウェットエツチング法によりエ
ツチング除去して前記第１の多結晶シリコン膜の下部に
ひさしを形成する工程と、全面に第２の多結晶シリコン
膜を形成して前記ひさしをこの第２の多結晶シリコン膜
により埋設する工程と、前記第２の多結晶シリコン膜に
おける前記ひさしに埋設された部分以外の部分を酸化し
てシリコン酸化膜に変換すると共に前記第１の多結晶シ
リコン膜から逆導電型不純物を前記第２の多結晶シリコ
ン膜を介して前記半導体領域中に拡散させる工程と、前
記シリコン酸化膜を除去した後前記スリットの側面にの
み第３の絶縁膜を選択的に形成する工程と、前記第３の
絶縁膜が形成されたスリット内に露出した前記半導体領
域上にゲート酸化膜を形成するか、又は前記スリット内
に露出した前記半導体領域の表面にベース領域を形成す
る工程と、高濃度の一導電型又は逆導電型不純物を含む
第３の多結晶７リフン膜を前記スリットを含む領域に選
択的に形成する工程を打することを特徴とする。

［作用コ本発明においては、フォトリソグラフィにより第１の多
結晶シリコン膜にスリットを形成した後、このスリット
の側面に第３の絶縁膜を形成し、この第３の絶縁膜に囲
まれた半導体領域表面上にゲート酸化膜を形成する。こ
のため、ゲートの幅を前記第３の絶縁膜の厚さの２倍の
長さだけフォトリングラフィで形成されたスリットの幅
より短くすることができる。従って、フォトリソグラフ
ィ技術の限界の幅よりも微細な幅のゲートを形成するこ
とができる。

また、ソース舎ドレインのコンタクトをスリットに対し
て自己整合的に形成することができ、第３の絶縁膜の厚
さと熱処理条件を適切に設定することによりゲートとソ
ース会ｒレインの拡散層との重なりが制御可能である。

更に、ソース・ドレインの拡散層を微細化できるため、
接合容量も従来より著しく低減することができる。そし
て、ソース・ドレインを低抵抗の金属シリサイド化した
多結晶シリコン膜により引き出しているため、コンタク
トの配置を自由に設定することができる。

更にまた、本発明によれば、前記第３の絶縁膜に囲まれ
た半導体領域の表面にベース領域を形成することにより
、高性能の自己整合型バイポーラトランジスタを製造で
き、ＭｏＳトランジスタ及びバイポーラトランジスタの
製造を容易に整合させることができ、より高速のＢ　ｉ
　−ＣＭＯＳデバイスの形成が可能となる。

［実施例］次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｆ）は本発明の第１の実施例方法を
工程順に示す断面図である。

先ず、第１図（ａ）に示すように、Ｐ型半導体基板の表
面における素子分離絶縁膜１０２により囲まれたＰ型の
素子形成領域１０１において、この素子形成領域１０１
の表面を酸化することにより厚さが約２００乃至５００
人の第１シリコン酸化膜１０３（第１の絶縁膜）を形成
する。次いで、素子形成領域１０１を中心とする領域の
半導体基板上に低濃度のリン及びＰｉ　７３度のヒ素を
含むＮ゛型の第１の多結晶シリコン膜１０４をフォトリ
ングラフィ技術を用いて２０００乃至３０００人の厚さ
に選択的に形成する。その後、全面に第２のシリコン酸
化膜１０５（第２の絶縁ｇ）を１５（１０乃至２５００
人の厚さで被着した後、続いてシリコン窒化ＩＱ　１０
６を５００乃至１０００人の厚さで順次形成する。

次に、第１図（ｂ）に示すように、フォトリングラフィ
技術によりパターン形成したレジストをマスクとして、
ゲート形成予定領域上の前記シリコン窒化膜１０６、第
２のシリコン酸化膜１０５及び第１の多結晶シリコン膜
１０４を反応性イオンエツチング法により順次エンチン
グ除去してスリット１０７を形成する。その後、第１の
シリコン酸化膜１０３をウェットエツチングする。この
とき第１の多結晶シリコン膜１０４の下方に、５００　
乃至１５００λの長さだけ第１のシリコン酸化膜１０３
をサイドエツチングして、ひさし１０８を形成する。

次に、第１図（Ｃ）に示すように、全面に第２の多結晶
シリコン膜１０９を第１のシリコン酸化膜１０３の膜厚
と同程度の厚さで形成し、ひさし１０８の部分に第２の
多結晶シリコン膜１０９を埋め込む。その後、ひさし１
０８に埋め込まれた部分以外の第２の多結晶シリコンＭ
１０９を酸化し、第３のシリコン酸化膜１１０（シリコ
ン酸化膜）に変換すると同時に、前記第１の多結晶シリ
コン膜１０４からリン及びヒ素をひさし１０８に埋め込
まれた第２の多結晶シリコン膜１０９を介して素子形成
領域１０１の表面に拡散させる。これにより、素子形成
領域１０１のシリコン中に、拡散速度が早いリンがドー
プされて低濃度のＮ型拡散層１１１が形成されると共に
、拡散速度が遅いヒ素がドープされて高濃度のＮ゛型型
数散層１１２形成される。

次に、第１図（ｄ）に示すように、第３のシリコン酸化
膜１１０をウェットエツチングにより除去シた後、全面
に第４のシリコン酸化膜１１３（第３の絶縁膜）を約２
０００乃至３０００λの厚さで形成し、続いて反応性イ
オンエツチング法によりこの第４のシリコン酸化膜１１
３を前記スリット１０７の側面に残存させて、他の部分
を除去する。このようにして、第４のシリコン酸化膜１
１３をエツチングバックしてスリット１０７の側壁部以
外の部分を除去し、素子形成領域１０１を露出させる。

次に、第１図（ｅ）に示すように、前述の露出した素子
形成領域１０１の表面を酸化して、ゲート酸化膜１１４
を１００乃至２００人の厚さで形成する。その後、全面
に第３の多結晶シリコン膜１１５を２０００乃至３００
０人の厚さで形成した後、高濃度のヒ素又はリンをイオ
ン注入法により第３の多結晶シリコン膜１１５に導入す
る。次いで、熱処理してＮ型拡散層１１１の不純物を拡
散させ、その領域を広げてＮ型拡散層１１１がゲート酸
化膜１１４の端部に接するようにする。また、第３の多
結晶シリコン膜１１５をバターニングしてゲート電極部
にのみ残存させる。

次に、第１図（ｆ）に示すように、フォトリソグラフィ
技術により形成したレジストパターン（図示せず）及び
第３の多結晶シリコン膜１１５をマスクとして、第１の
多結晶シリコン膜１０４上のシリコン窒化膜１０６及び
第２のシリコン酸化膜１０５を反応性イオンエツチング
法により順次除去し、第１の多結晶シリコン膜１０４を
露出させる。

その後、全面に白金膜を約５００人の厚さで形成した後
、約４５０乃至６００℃の温度に加熱して熱処理するこ
とにより、第１の多結晶シリコン膜１０４及び第３の多
結晶シリコン膜１１５の表面を白金シリサイド化して白
金シリサイド膜１１６を形成する。その後、絶縁膜（シ
リコン窒化膜１０６）土の未反応の白金は王水により除
去する。これにより、第１図（ｆ）に示すＮチャネル型
ＭＯ８）ランジスタが完成する。

なお、上記実施例ではＮチャネルＭＯ８）ランジスタに
ついて説明したが、ＰチャネルＭＯ３）ランジスタにつ
いても同様に、Ｎ型の素子形成領域上にボロンを導入し
て第１の多紀品シリコンを形成することにより可能であ
る。

また、Ｎチャネル及びＰチャネルＭＯ３）ランジスタを
組み合わせたＣＭＯＳデバイスも形成可能であるこは勿
論である。

次に、本発明をＢ　１−ＣＭＯＳデバイスの製造に適用
した実施例について図面を参照して説明する。第２図（
ａ）及び（ｂ）はこの第２の実施例方法を工程順に示す
断面図である。

先ず、第２図（ａ）に示すように、Ｐ型シリコン基板２
０１上にＮ゛型狸込層２０２及びＰ４型埋込層２０３を
形成し、Ｎ型エビタキノヤル層２０４を全面に成長させ
た後、素子分離絶縁膜２０５で素子形成領域を絶縁分離
し、ＮチャネルＭＯ８形成予定領域にボロンを導入する
ことによりＰウェル２０６を形成する。その後、全面に
第１のシリコン酸化膜２０７を２００乃至５００人の厚
さで形成した後、バイポーラトランジスタのコレクタ引
き出し部にのみ開孔を形成する。続いて、バイポーラト
ランジスタのエミッタ形成予定領域上及びＰチャネルＭ
Ｏ８）ランジスタ形成予定領域上にＰ型不純物を導入し
てＰ１型第１の多結晶シリコン膜２０８を形成すると共
に、バイポーラトランジスタのコレクタ引き出し形成予
定領域上及びＮチャネルＭＯＳ）ランジスタ形成予定領
域上にＮ型不純物を導入してＮ“型筒１の多結晶シリコ
ン膜２０９を形成する。このＰ０型第１の多結晶シリコ
ン膜２０８及びＮ３第１の多結晶シリコン膜２０９の厚
さはいずれも２０００乃至３０００人である。

その後、熱処理によりコレクタ引き出し部上のＮ３型第
１の多結晶シリコンＶＸ２０９からＮ型不純物を拡散さ
せ、Ｎ＋型コレクタ領域２１０を形成する。次いで、全
面に第２のシリコン酸化膜２１１を１５００乃至２００
０人の厚さで形成した後、シリコン窒化膜２１２を５０
０乃至ｌ０００人の厚さで形成する。

次に、第２図（ｂ）に示すように、第１の実施例の第１
図（ｂ）乃至（ｄ）に示す工程と同様にして、バイポー
ラトランジスタのエミッタ及びＭＯＳ）ランジスタのゲ
ート部にスリ・ノド及びひさしを形成し、第２の多結晶
シリコン膜２１３をひさし部分に埋め込んだ後、第１の
多結晶シリコン［２０８，２０９から第２の多結晶シリ
コン膜２１３を介してバイポーラトランジスタ及びＰチ
ャネルＭＯ８）ランジスタの形成予定領域にはＰ型不純
物を、ＮチャネルＭＯＳ）ランジスタ形成予定領域には
Ｎ型不純物を拡散させ　Ｐ　＋型拡散層２１４及びＮ”
型拡散層２１５を形成する。その後、スリットの側面に
第４の絶縁膜２１６を２０００乃至３０００人の厚さで
形成し、ＭＯＳトランジスタ形成予定領域にはスリット
の内側にゲート酸化膜２１７を１００乃至２００人の厚
さで形成し、ノクイボーラトランジスタ形成予定領域に
はスリットの内側にベース領域２１８を形成する。続い
て、スリット上にＮ型不純物が導入された第３の多結晶
シリコン膜２１９を形成し、熱処理によりバイポーラト
ランジスタ形成予定領域のベース領域２１８にＮ型不純
物を拡散させてエミ、ンタ領域２２０を形成する。その
後、第１の実施例の第１図（ｆ）に示す工程と同様にし
て第１の多結晶シリコン膜２０８．２０９上にコンタク
ト開孔部を形成し、白金シリサイド膜２２１を形成する
ことにより第２図（ｂ）に示すＢ１−ＣＭＯＳデノくイ
スが完成する。

［発明の効果］以上説明したように本発明は、フォトリングラフィ技術
により形成したスリ・ントの側面に第３の絶縁膜を例え
ば２０００人の厚さで形成することにより、ゲート幅を
フォトリングラフィで形成されたスリット幅より前記第
３の絶縁膜の厚さの２倍の４０００人だけ短くすること
ができ、フォトリングラフィの限界よりも微細なゲート
幅を形成することができる。また、ソース・ドレインの
コンタクトをスリットに対して自己整合的に形成するこ
とができ、第３の絶縁膜の厚さと熱処理条件を適切に設
定することによりゲートとソース俸ドレインの拡散層と
の重なりが制御可能である。更に、ソース・ドレインの
拡散層を微細化できるため、接合容量も従来より著しく
低減できる。そして、ソース会ドレインを低抵抗の金属
シリサイド化した多結晶シリコン膜により引き出してい
るため、コンタクトの配置を自由に設定することができ
る。

更にまた、本発明によれば、高性能の自己整合型バイポ
ーラトランジスタと容易に整合させることができ、より
高速のＢ　１−ＣＭＯＳデバイスの形成が可能となる。

【図面の簡単な説明】

第１図（ａ）乃至（ｆ）は本発明の第１の実施例方法を
工程順に示す断面図、第２図（ａ）及び（ｂ）は本発明
の第２の実施例方法を工程順に示す断面図、第３図は従
来のＮチャネルＭＯ３ｈランジスタの構造を示す断面図
である。１０３．２０７；第１のシリコン酸化膜、１０４．２０
９；Ｎ”型筒１の多結晶７リコン股、２０８；Ｐ＋型第
１の多結晶シリコン膜、１０５２１１；第２のシリコン
酸化膜、１０６，２１２；シリコン窒化膜、１０７；ス
リット、１０８；ひさし、１０９．２１３；第２の多結
晶シリコン膜、１１０；第３のシリコン酸化膜、１１１
．３０６；Ｎ型拡散層、１１２，２１５，３０８；Ｎ″
″型拡散拡散層１４；Ｐ”型拡散層、１１３゜２１６；
第４のシリコン酸化膜、１１４，２１７゜３０３；ゲー
ト酸化膜、１１５．２１９；第３の多結晶シリコン膜、
２１８；ベース領域、２２０；Ｎ＋型エミッタ領域

Claims

【特許請求の範囲】

（１）一導電型半導体領域上に第１の絶縁膜を形成する
工程と、この第１の絶縁膜上に逆導電型不純物を含む第
１の多結晶シリコン膜を選択的に形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記一導電型半導体
領域上において前記第２の絶縁膜及び第１の多結晶シリ
コン膜を選択的に順次除去して前記第１の多結晶シリコ
ン膜を分割することによりスリットを形成する工程と、
前記スリット内に露出した前記第１の絶縁膜をウェット
エッチング法によりエッチング除去して前記第１の多結
晶シリコン膜の下部にひさしを形成する工程と、全面に
第２の多結晶シリコン膜を形成して前記ひさしをこの第
２の多結晶シリコン膜により埋設する工程と、前記第２
の多結晶シリコン膜における前記ひさしに埋設された部
分以外の部分を酸化してシリコン酸化膜に変換すると共
に前記第１の多結晶シリコン膜から逆導電型不純物を前
記第２の多結晶シリコン膜を介して前記半導体領域中に
拡散させる工程と、前記シリコン酸化膜を除去した後前
記スリットの側面にのみ第３の絶縁膜を選択的に形成す
る工程と、前記第３の絶縁膜が形成されたスリット内に
露出した前記半導体領域上にゲート酸化膜を形成する工
程と、高濃度の一導電型又は逆導電型不純物を含む第３
の多結晶シリコン膜を前記スリットを含む領域に選択的
に形成する工程を有することを特徴とする半導体装置の
製造方法。
（２）一導電型半導体領域上に第１の絶縁膜を形成する
工程と、この第１の絶縁膜上に逆導電型不純物を含む第
１の多結晶シリコン膜を選択的に形成する工程と、全面
に第２の絶縁膜を形成する工程と、前記一導電型半導体
領域上において前記第２の絶縁膜及び第１の多結晶シリ
コン膜を選択的に順次除去して前記第１の多結晶シリコ
ン膜を分割することによりスリットを形成する工程と、
前記スリット内に露出した前記第１の絶縁膜をウェット
エッチング法によりエッチング除去して前記第１の多結
晶シリコン膜の下部にひさしを形成する工程と、全面に
第２の多結晶シリコン膜を形成して前記ひさしをこの第
２の多結晶シリコン膜により埋設する工程と、前記第２
の多結晶シリコン膜における前記ひさしに埋設された部
分以外の部分を酸化してシリコン酸化膜に変換すると共
に前記第１の多結晶シリコン膜から逆導電型不純物を前
記第２の多結晶シリコン膜を介して前記半導体領域中に
拡散させる工程と、前記シリコン酸化膜を除去した後前
記スリットの側面にのみ第３の絶縁膜を選択的に形成す
る工程と、前記第３の絶縁膜が形成されたスリット内に
露出した前記半導体領域の表面にベース領域を形成する
工程と、高濃度の一導電型又は逆導電型不純物を含む第
３の多結晶シリコン膜を前記スリットを含む領域に選択
的に形成する工程を有することを特徴とする半導体装置
の製造方法。