JPH03120835A - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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- JPH03120835A JPH03120835A JP26042289A JP26042289A JPH03120835A JP H03120835 A JPH03120835 A JP H03120835A JP 26042289 A JP26042289 A JP 26042289A JP 26042289 A JP26042289 A JP 26042289A JP H03120835 A JPH03120835 A JP H03120835A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタの製造方法に
関し、特にゲート・ドレイン・オーバーラツプ構造を有
するＬＤＤトランジスタの製造方法に関する。
関し、特にゲート・ドレイン・オーバーラツプ構造を有
するＬＤＤトランジスタの製造方法に関する。
従来、この種のゲート・ドレイン・オーバーラツプ構造
を有するＬＤＤ）ランジスタの製造方法は以下の様な方
法をとっていた。すなわち、第３図（ａ）に示す様に半
導体基体３０１上にゲート酸化膜３０２を形成し、次に
、多結晶シリコン膜３０５を形成し、次に、自然酸化膜
３１０を形成する０次に、ゲート電極となる多結晶シリ
コン膜３０３ａを形成し、酸化シリコン膜３０９を形成
し、これをフォトリソグラフィー法及び異方性エツチン
グによりパターニングする０次に、第３Ｉｇ（ｂ）に示
す様に酸化シリコン膜３９をマスク材として異方性の弱
いエツチング法により多結晶シリコン膜３０３ａをエツ
チングし、ゲート電極３０３ｂを形成する。このとき自
然酸化膜３１０をストッパーとする０次に、多結晶シリ
コン膜３０５を通して酸化シリコン膜３０９と自己整合
的にリンをイオン注入しｎ−拡散層３０４（低濃度ソー
ス原領域、低濃度ドレイン原領域）を形成する０次に、
第３図（ｃ）に示すように全面に酸化シリコン膜３０６
をＣＶＤ法により形成し、エッチバックすることにより
酸化シリコン膜３０６によるサイドウオールを形成する
。次に、第３図（ｄ）に示すように、このサイドウエー
ル（３０６）と自己整合的に異方性の多結晶シリコンエ
ツチングを行い、さらにヒ素のイオン注入を行ってｎ＋
拡散層３０７を形成する０次に、第３図（ｅ）に示すよ
うに、適当な熱処理をほどこしｎ＋及びｎ〜拡散層のド
ライブインを行い適当な酸化工程を行い、多結晶シリコ
ン膜３０５を酸化することによりゲート・ドレイン・オ
ーバーラツプ量ｒを調節して最終的な構造（ｎ″拡散層
３０４ｂを低濃度ソース・ドレイン領域、ｎ＋拡散層３
０７ｂを高濃度ソース・トレイン領域とする）を得る。
を有するＬＤＤ）ランジスタの製造方法は以下の様な方
法をとっていた。すなわち、第３図（ａ）に示す様に半
導体基体３０１上にゲート酸化膜３０２を形成し、次に
、多結晶シリコン膜３０５を形成し、次に、自然酸化膜
３１０を形成する０次に、ゲート電極となる多結晶シリ
コン膜３０３ａを形成し、酸化シリコン膜３０９を形成
し、これをフォトリソグラフィー法及び異方性エツチン
グによりパターニングする０次に、第３Ｉｇ（ｂ）に示
す様に酸化シリコン膜３９をマスク材として異方性の弱
いエツチング法により多結晶シリコン膜３０３ａをエツ
チングし、ゲート電極３０３ｂを形成する。このとき自
然酸化膜３１０をストッパーとする０次に、多結晶シリ
コン膜３０５を通して酸化シリコン膜３０９と自己整合
的にリンをイオン注入しｎ−拡散層３０４（低濃度ソー
ス原領域、低濃度ドレイン原領域）を形成する０次に、
第３図（ｃ）に示すように全面に酸化シリコン膜３０６
をＣＶＤ法により形成し、エッチバックすることにより
酸化シリコン膜３０６によるサイドウオールを形成する
。次に、第３図（ｄ）に示すように、このサイドウエー
ル（３０６）と自己整合的に異方性の多結晶シリコンエ
ツチングを行い、さらにヒ素のイオン注入を行ってｎ＋
拡散層３０７を形成する０次に、第３図（ｅ）に示すよ
うに、適当な熱処理をほどこしｎ＋及びｎ〜拡散層のド
ライブインを行い適当な酸化工程を行い、多結晶シリコ
ン膜３０５を酸化することによりゲート・ドレイン・オ
ーバーラツプ量ｒを調節して最終的な構造（ｎ″拡散層
３０４ｂを低濃度ソース・ドレイン領域、ｎ＋拡散層３
０７ｂを高濃度ソース・トレイン領域とする）を得る。
ゲート・ドレイン・オーバーラツプ構造を有するＬＤＤ
トランジスタは通常のＬＤＤに比べ信頼性が向上するこ
とが知られている。しかし、上述した従来のゲート・ド
レイン・オーバーラツプ構造を有するＬＤＤの製造方法
はゲート電極を２層にしその間に自然酸化膜３１０を形
成し、ゲート電極のパターニングはこの薄い自然酸化膜
をストッパーとしてエツチングすることにより行うため
、下層の多結晶シリコン膜３０５までオーバーエツチン
グしやすく、そのためにエツチング時間を減らすと、上
層のゲート電極３０３ｂにエツチング残りが発生しやす
い、また選択比を得るため異方性の弱いエツチング法を
用いなければならないので、ゲート電極３０３ｂのサイ
ドエツチング量が大きく側面が酸化シリコン膜３０９よ
り内側に入り込んでいる。このため、次の酸化シリコン
膜３０６形成時、ゲート電極の側壁に酸化シリコン膜が
つきに＜＜、形状が悪くなり所望のサイドウオール厚が
得にくく、ｎ−拡散層幅の制御性が悪くなるという欠点
がある。
トランジスタは通常のＬＤＤに比べ信頼性が向上するこ
とが知られている。しかし、上述した従来のゲート・ド
レイン・オーバーラツプ構造を有するＬＤＤの製造方法
はゲート電極を２層にしその間に自然酸化膜３１０を形
成し、ゲート電極のパターニングはこの薄い自然酸化膜
をストッパーとしてエツチングすることにより行うため
、下層の多結晶シリコン膜３０５までオーバーエツチン
グしやすく、そのためにエツチング時間を減らすと、上
層のゲート電極３０３ｂにエツチング残りが発生しやす
い、また選択比を得るため異方性の弱いエツチング法を
用いなければならないので、ゲート電極３０３ｂのサイ
ドエツチング量が大きく側面が酸化シリコン膜３０９よ
り内側に入り込んでいる。このため、次の酸化シリコン
膜３０６形成時、ゲート電極の側壁に酸化シリコン膜が
つきに＜＜、形状が悪くなり所望のサイドウオール厚が
得にくく、ｎ−拡散層幅の制御性が悪くなるという欠点
がある。
本発明の絶縁ゲート電界効果トランジスタの製造方法は
、第１導電型シリコン基体上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記第１導電型シリコン基
体に前記ゲート電極と自己整合的に不純物を選択的に導
入して第２導電型の低濃度ソース原領域及び低濃度ドレ
イン原領域を形成する工程と、前記ゲート電極を覆い、
かつこれと電気的に導通した多結晶シリコン膜を堆積す
る工程と、前記多結晶シリコン膜を覆って酸化シリコン
膜を形成する工程と、前記酸化シリコン膜を異方性の全
面エツチングによって前記ゲート電極の側面のみに残し
サイドウオールを形成する工程と、異方性の全面多結晶
シリコンエツチングにより前記サイドウオールに対し自
己整合的に前記多結晶シリコン膜をパターニングし前記
ゲート電極の側面及び前記サイドウオール下にのみ残す
工程と、前記サイドウオールに対し自己整合的に不純物
を選択的に導入して第２導電型の高濃度ソース領域及び
高濃度トレイン領域を形成する工程とを有するというも
のである。
、第１導電型シリコン基体上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記第１導電型シリコン基
体に前記ゲート電極と自己整合的に不純物を選択的に導
入して第２導電型の低濃度ソース原領域及び低濃度ドレ
イン原領域を形成する工程と、前記ゲート電極を覆い、
かつこれと電気的に導通した多結晶シリコン膜を堆積す
る工程と、前記多結晶シリコン膜を覆って酸化シリコン
膜を形成する工程と、前記酸化シリコン膜を異方性の全
面エツチングによって前記ゲート電極の側面のみに残し
サイドウオールを形成する工程と、異方性の全面多結晶
シリコンエツチングにより前記サイドウオールに対し自
己整合的に前記多結晶シリコン膜をパターニングし前記
ゲート電極の側面及び前記サイドウオール下にのみ残す
工程と、前記サイドウオールに対し自己整合的に不純物
を選択的に導入して第２導電型の高濃度ソース領域及び
高濃度トレイン領域を形成する工程とを有するというも
のである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの縦断面図である。
るための工程順に示す半導体チップの縦断面図である。
すなわち第１図（ａ）に示す様に、Ｐ型シリコンからな
る半導体基体１０１上に厚さ約２０ｎｍのゲート酸化膜
１．０２を熱酸化法によって形成した後、厚さ約３００
ｎｍの多結晶シリコン膜をＣＶＤ法によって形成し、フ
ォトリソグラフィー法及び異方士エツチング法によりパ
ターニングしてゲー）Ｓ％１０３を形成する。次に、こ
のゲート電極１０３及びフィールド酸化膜（図示せず）
をマスク材として約１０１３／ｃｍ２程度のドース量の
リンのイオン注入を行い、ｎ−拡散層１０４ａ（低濃度
ソース属領域、低濃度ドレイン原領域）をゲート電極と
自己整合的に形成し、次に、第１図（ｂ）に示す様に厚
さ約１１００ｎの多結晶シリコン膜１０５を形成し、こ
れにリン拡散を行い１Ｍ抵抗を数１０Ω／口に下げる。
る半導体基体１０１上に厚さ約２０ｎｍのゲート酸化膜
１．０２を熱酸化法によって形成した後、厚さ約３００
ｎｍの多結晶シリコン膜をＣＶＤ法によって形成し、フ
ォトリソグラフィー法及び異方士エツチング法によりパ
ターニングしてゲー）Ｓ％１０３を形成する。次に、こ
のゲート電極１０３及びフィールド酸化膜（図示せず）
をマスク材として約１０１３／ｃｍ２程度のドース量の
リンのイオン注入を行い、ｎ−拡散層１０４ａ（低濃度
ソース属領域、低濃度ドレイン原領域）をゲート電極と
自己整合的に形成し、次に、第１図（ｂ）に示す様に厚
さ約１１００ｎの多結晶シリコン膜１０５を形成し、こ
れにリン拡散を行い１Ｍ抵抗を数１０Ω／口に下げる。
次に、第１図（ｃ）に示すように、厚さ約２００ｎｍの
酸化シリコン膜１０６をＣＶＤ法によって堆積し、次に
第１図（ｄ）に示す様に異方性全面エツチングにより、
ゲート電極１０３の側壁にのみ酸化シリコンｌＩｓ％
１０６を残しサイドウオールを形成する。次に、第１図
（ｅ）に示す様に多結晶シリコンの異方性エツチングを
行い、ゲート電極１０３の側壁及びサイドウオールの下
にのみ多結晶シリコン膜１０５を残し、次に、第１図（
ｆ）に示すように、サイドウオール＜１０６）及びゲー
ト電極（１０３，１０５）をマスク材として約１０１５
／ｃｍ２程度のヒ素をイオン注入しｎ＋拡散層をサイド
ウオールに対し自己整合的に形成する。次に、９００°
ＣのＮ２雰囲気中で数１０分の熱処理を施し、ｎ−拡散
層１０４ａ、ｎ＋拡散層をドライブインし、９００°Ｃ
のスチーム雰囲気中で約１０分間酸化し、多結晶シリコ
ン膜＜１０５，１０３＞を酸化し、ゲーＩ・・ドレイン
・オーバーラツプ量「を最適値に調節し、最終的な構造
（ｎ−拡散層１０４ｂを低濃度ソース領域、低濃度トレ
イン領域、ｎ＋拡散層１０７を高濃度ソース領域、高濃
度ドレイン領域とする）を得る。
酸化シリコン膜１０６をＣＶＤ法によって堆積し、次に
第１図（ｄ）に示す様に異方性全面エツチングにより、
ゲート電極１０３の側壁にのみ酸化シリコンｌＩｓ％
１０６を残しサイドウオールを形成する。次に、第１図
（ｅ）に示す様に多結晶シリコンの異方性エツチングを
行い、ゲート電極１０３の側壁及びサイドウオールの下
にのみ多結晶シリコン膜１０５を残し、次に、第１図（
ｆ）に示すように、サイドウオール＜１０６）及びゲー
ト電極（１０３，１０５）をマスク材として約１０１５
／ｃｍ２程度のヒ素をイオン注入しｎ＋拡散層をサイド
ウオールに対し自己整合的に形成する。次に、９００°
ＣのＮ２雰囲気中で数１０分の熱処理を施し、ｎ−拡散
層１０４ａ、ｎ＋拡散層をドライブインし、９００°Ｃ
のスチーム雰囲気中で約１０分間酸化し、多結晶シリコ
ン膜＜１０５，１０３＞を酸化し、ゲーＩ・・ドレイン
・オーバーラツプ量「を最適値に調節し、最終的な構造
（ｎ−拡散層１０４ｂを低濃度ソース領域、低濃度トレ
イン領域、ｎ＋拡散層１０７を高濃度ソース領域、高濃
度ドレイン領域とする）を得る。
多結晶シリコン膜１０５はゲート電極と電気的に導通し
ており、かつｎ−拡散層１０４ｂ及びｎ＋拡散Ｎ１０７
の一部の上方にあることになり、確実にゲート・ドレイ
ン・オーバーラツプ構造を実現できる。
ており、かつｎ−拡散層１０４ｂ及びｎ＋拡散Ｎ１０７
の一部の上方にあることになり、確実にゲート・ドレイ
ン・オーバーラツプ構造を実現できる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示す半導体チップの縦断面図である。
るための工程順に示す半導体チップの縦断面図である。
第１の実施例と異なる点はゲート電極をポリサイド構造
、すなわち多結晶シリコン膜２０３と、シリサイド膜２
０８の２層構造にした点であり、ゲート電極の層抵抗を
下げることができ、このトランジスタで構成した回路の
高速性に寄与する。
、すなわち多結晶シリコン膜２０３と、シリサイド膜２
０８の２層構造にした点であり、ゲート電極の層抵抗を
下げることができ、このトランジスタで構成した回路の
高速性に寄与する。
この際、ゲーＩ〜電極のパターニング後に堆積した多結
晶シリコン膜２０５のエツチング時にシリサイド膜がエ
ツチングされるのをふせぐため、酸化シリコン膜２０９
を、シリサイド股上に形成しである（第１図（ａ））。
晶シリコン膜２０５のエツチング時にシリサイド膜がエ
ツチングされるのをふせぐため、酸化シリコン膜２０９
を、シリサイド股上に形成しである（第１図（ａ））。
他の工程は第１の実施例と同じで第２図（ｂ）に示す様
に多結晶シリコン膜２０５を形成し、酸化シリコン膜に
よるサイドウオールを形成する（第２図（ｃ）、（ｄ）
）。
に多結晶シリコン膜２０５を形成し、酸化シリコン膜に
よるサイドウオールを形成する（第２図（ｃ）、（ｄ）
）。
多結晶シリコンの異方性エツチングを行い〈第２図（ｅ
））、ｆｌ終的に第２図（ｆ＞に示す構造とする。
））、ｆｌ終的に第２図（ｆ＞に示す構造とする。
〔発明の効果〕
以上説明したように本発明は、ゲート電極のパターニン
グ後にこれに自己整合的に低濃度ソース・トレイン原領
域を形成する工程と、ゲート電極をおおい、これと電気
的に導通した多結晶シリコン膜を形成する工程と、サイ
ドウオールを形成する工程と、多結晶シリコン膜をサイ
ドウオールに自己整合的にパターニングし、ゲート電極
の側壁及びサイドウオール下にのみ残すことにより、自
然酸化膜をストッパーとするエツチングなど、特殊な工
程を用いないため、多結晶シリコンのオーバーエツチン
グやエツチング残りなどが発生しにくい。又、同じ理由
からゲート電極のサイドエツチング量が少ないため、ゲ
ート側壁に所望の厚さの酸化シリコン膜を形成すること
ができ、ｎ−拡散層幅の制御性が良く（従来法の場合酸
化シリコン膜形成時の膜厚のばらつきの他にゲート電極
のサイドエツチング量のばらつきがＬＤＤトランジスタ
の重要なパラメータであるｎ−拡散層幅に大きく影響す
る）、又ゲート・ドレイン・オーバーラップ量「の制御
性も同じ理由で良いため、最適化も容易なゲート・ドレ
イン・オーバーラツプ構造のＬＤＤ）ランジスタを製造
できるという効果がある。
グ後にこれに自己整合的に低濃度ソース・トレイン原領
域を形成する工程と、ゲート電極をおおい、これと電気
的に導通した多結晶シリコン膜を形成する工程と、サイ
ドウオールを形成する工程と、多結晶シリコン膜をサイ
ドウオールに自己整合的にパターニングし、ゲート電極
の側壁及びサイドウオール下にのみ残すことにより、自
然酸化膜をストッパーとするエツチングなど、特殊な工
程を用いないため、多結晶シリコンのオーバーエツチン
グやエツチング残りなどが発生しにくい。又、同じ理由
からゲート電極のサイドエツチング量が少ないため、ゲ
ート側壁に所望の厚さの酸化シリコン膜を形成すること
ができ、ｎ−拡散層幅の制御性が良く（従来法の場合酸
化シリコン膜形成時の膜厚のばらつきの他にゲート電極
のサイドエツチング量のばらつきがＬＤＤトランジスタ
の重要なパラメータであるｎ−拡散層幅に大きく影響す
る）、又ゲート・ドレイン・オーバーラップ量「の制御
性も同じ理由で良いため、最適化も容易なゲート・ドレ
イン・オーバーラツプ構造のＬＤＤ）ランジスタを製造
できるという効果がある。
３１０・・・自然酸化膜。
Claims (1)
- 第１導電型シリコン基体上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記第１導電型シリコン基体
に前記ゲート電極と自己整合的に不純物を選択的に導入
して第２導電型の低濃度ソース原領域及び低濃度ドレイ
ン原領域を形成する工程と、前記ゲート電極を覆い、か
つこれと電気的に導通した多結晶シリコン膜を堆積する
工程と、前記多結晶シリコン膜を覆って酸化シリコン膜
を形成する工程と、前記酸化シリコン膜を異方性の全面
エッチングによつて前記ゲート電極の側面のみに残しサ
イドウォールを形成する工程と、異方性の全面多結晶シ
リコンエッチングにより前記サイドウォールに対し自己
整合的に前記多結晶シリコン膜をパターニングし前記ゲ
ート電極の側面及び前記サイドウォール下にのみ残す工
程と、前記サイドウォールに対し自己整合的に不純物を
選択的に導入して第２導電型の高濃度ソース領域及び高
濃度ドレイン領域を形成する工程とを有することを特徴
とする絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26042289A JPH03120835A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26042289A JPH03120835A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120835A true JPH03120835A (ja) | 1991-05-23 |
Family
ID=17347718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26042289A Pending JPH03120835A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256586A (en) * | 1991-05-23 | 1993-10-26 | Samsung Electronics Co., Ltd. | Gate-to-drain overlapped MOS transistor fabrication process |
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
-
1989
- 1989-10-04 JP JP26042289A patent/JPH03120835A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256586A (en) * | 1991-05-23 | 1993-10-26 | Samsung Electronics Co., Ltd. | Gate-to-drain overlapped MOS transistor fabrication process |
| US5621236A (en) * | 1991-05-23 | 1997-04-15 | Samsung Electronics Co., Ltd. | Gate-to-drain overlapped MOS transistor fabrication process and structure thereby |
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
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| US5581114A (en) * | 1994-03-15 | 1996-12-03 | National Semiconductor Corporation | Self-aligned polysilicon base contact in a bipolar junction transistor |
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