JPH04346440A - 電界効果型半導体素子の構造およびその製造方法 - Google Patents

電界効果型半導体素子の構造およびその製造方法

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JPH04346440A
JPH04346440A JP3216481A JP21648191A JPH04346440A JP H04346440 A JPH04346440 A JP H04346440A JP 3216481 A JP3216481 A JP 3216481A JP 21648191 A JP21648191 A JP 21648191A JP H04346440 A JPH04346440 A JP H04346440A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子に関するもの
で、ＬＤＤ構造をもつＭＯＳトランジスタのような電界
効果型半導体素子の構造およびその製造方法に関するも
のである。
【０００２】
【従来の技術】サブミクロン（Ｓｕｂｍｉｃｒｏｎ）　
級のＭＯＳ素子でホットキャリア特性および動作特性を
改善するために、低濃度の拡散領域とゲートが完全に重
なり合うＩＴＬＤＤ（Ｉｎｖｅｒｓ　Ｔ　Ｌｉｇｈｔｌ
ｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造とＧＯＬＤ（Ｇａｔ
ｅ　Ｏｖｅｒｌａｐｐｅｄ　ｄｒａｉｎ）　構造が提案
された。
【０００３】このＩＴＬＤＤ構造およびＧＯＬＤ構造は
１９８９年度ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　
　ＰＰ７６９〜７７２）、１９８６年度ＩＥＤＭ（ＰＰ
７４２〜７４５）誌および１９８７年度ＩＥＤＭ（ＰＰ
３８〜４１）、１９８９年ＩＥＤＭ（ＰＰ６１７〜６２
０）誌等に開示されている。
【０００４】図８は従来の技術によるＭＯＳトランジス
タの断面構造図であって、ＩＴＬＤＤ構造をしている。 同図で第１導電形の半導体基板１内に形成されたチャネ
ル領域によって所定距離離隔される第２導電形の拡散領
域６と、基板１の上面の絶縁膜７を中間層としてチャネ
ル領域およびそれに隣接した拡散領域６の上部に形成さ
れた逆Ｔ形のゲート９と、ゲート９の側面に形成された
絶縁膜のスペーサ１１を図示した。尚、拡散領域６は低
濃度領域３と高濃度領域５とからなっており、ゲート９
は低濃度領域３に重なっている。
【０００５】このような構造によって電流特性が向上さ
れ、絶縁膜とシリコン基板の界面における電気長の強さ
が減少される効果を得ることができた。しかし、ゲート
とドレインが重なることによってゲート−ドレインキャ
パシタンス（Ｃｇｄｏ）が増大し、伝送遅延時間が長く
なる問題点があったのである。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、ゲートとドレインが重なった電界効果型半導体
素子の構造およびその製造方法において、ゲート−ドレ
インキャパシタンスが最少化されるような構造および製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】上述のような目的を達成
するために本発明は、半導体基板上面にゲート酸化膜を
中間層とする第１パタンの導電層を形成してから、その
半導体基板の上面に絶縁膜を形成する工程をさらに実施
して、その後、その絶縁膜の一部を食刻して第１パタン
の導電層の所定領域を露出してから、第２パタンの導電
層を形成するようにした。すなわち、ＭＯＳトランジス
タのゲート絶縁膜において、チャネル領域の絶縁膜より
ゲートとドレインが重なる領域の絶縁膜が厚くなるよう
にした。
【０００８】
【作用】このようにすることで、ゲートとドレインの重
なりによるゲート−ドレインキャパシタンスが減少し、
それによりＭＯＳトランジスタの伝送遅延時間を最短化
することができて、素子の動作特性が向上する。
【０００９】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明による半導体素子の断面構造図
である。同図には、第１導電形の半導体基板１５内に形
成されたチャネル領域によって所定距離離隔された第２
導電形の拡散領域４１と、チャネル領域の上部に第１厚
さの第１ゲート酸化膜１７を中間層とする第１パタンの
第１導電層２３と、この第１導電層２３の上部導電層２
１の側面に接触しながら第１導電層２３の下部導電層１
９の側面では第２厚さのパッド酸化膜２７ｂによって第
１導電層から離隔され、基板１５とは第１ゲート酸化膜
１７とパッド酸化膜２７ｂを合わせた第３厚さの第２ゲ
ート酸化膜４３程離隔される第２パタンの第２導電層３
３とから構成されるゲート３５と、ゲート３５の側面に
形成された低温酸化膜のスペーサ３７とを図示した。
【００１０】拡散領域４１は低濃度領域２５と高濃度領
域３９とからなっている。また、第１導電層２３は多結
晶シリコンで形成された下部導電層１９とケイ化物（Ｓ
ｉｌｉｃｉｄｅ）等のような耐火性金属で形成された上
部導電層２１とからなっている。図１より分かるように
、ゲートとドレインが重なった領域の絶縁膜がチャネル
領域の上部に形成された絶縁膜の厚さより厚く形成され
ている。このような構造をＧＯＴＯ（Ｇａｔｅ　Ｏｖｅ
ｒｌａｐｐｅｄ　ｏｎ　Ｔｗｉｎ　Ｏｘｉｄｅ）　ＬＤ
Ｄ構造と命名する。
【００１１】図２〜図７は本発明によるＧＯＴＯ　　Ｌ
ＤＤ構造の製造工程図である。図２でＰ形の半導体基板
１５の上面に１５０Å〜２００Å程度の第１ゲート酸化
膜１７を中間層とする第１パタンの第１導電層２３を形
成する。第１導電層２３は電気的な特性の向上のために
２５００Å程度の多結晶シリコンからなる下部導電層１
９と１５００Å程度のタングステンケイ化物からなる上
部導電層２１を積層させて形成する。その後に、基板１
５の上部からＮ形の不純物をイオン注入してソースおよ
びドレインの低濃度領域２５を形成する。このとき、第
１導電層２３がマスクの役割をする。
【００１２】図３で、基板１５の表面に熱酸化法で５０
Å程度の薄い酸化膜２７ａを形成してから、その上面に
フォトレジスト２８を塗布する。
【００１３】図４で、食刻工程によってフォトレジスト
２８を所定の厚さ食刻して、上部導電層２１の上面およ
び側面の酸化膜２７ａを露出させる。
【００１４】図５で、露出した酸化膜２７ａを湿式食刻
（ウェットエッチ）または乾式食刻（ドライエッチ）に
よって除去する。その後に、基板１５の上面に残留した
フォトレジスト２８を除去する。
【００１５】以上の工程によって、低濃度領域２５上に
は、第１ゲート酸化膜１７の上面に追加されたパッド酸
化膜２７ｂによって２００Å〜２５０Å程の第２ゲート
酸化膜４３が形成される。
【００１６】図４および図５の工程においては、フォト
レジスト２８と酸化膜２７ａを順次に食刻したが、本発
明の他の実施例においてはフォトレジスト２８と酸化膜
２７ａを同時に食刻することもできる。即ち、四弗化炭
素（ＣＦ４　）または酸素（Ｏ２　）ガスを使用して、
フォトレジスト２８の食刻率より酸化膜２７ａの食刻率
の方が速い条件の下で食刻工程を実施する。このように
して、上部導電層２１の上面および側面に形成された酸
化膜２７ａを除去することもできる。
【００１７】また、本発明の一実施例においては、下部
導電層１９の側面に形成されたパッド酸化膜２７ｂのみ
を残留させたが、第１導電層２３の側面に残留するパッ
ド酸化膜２７ｂの高さは、任意に変化させてもよい。
【００１８】図６で基板１５の上面に５００Å〜２００
０Åの多結晶シリコン層２９と１０００Å〜２０００Å
の低温酸化膜３１を順次形成する。
【００１９】その後に、図７で、上部導電層２１の表面
が露出するまで反応性イオン食刻（Ｒｅａｃｔｉｖｅ　
Ｉｏｎ　Ｅｔｃｈｉｎｇ；　ＲＩＥ）　工程を実施して
低温酸化膜スペーサ３７を形成すると同時に、低温酸化
膜スペーサ３７の下面を除いた領域の多結晶シリコン層
２９を除去して第２パタンの第２導電層３３を形成する
。その後に、第１および第２導電層２３、３３で構成さ
れるゲート３５をマスクとして、基板１５の上部からＮ
形の不純物をイオン注入してソースおよびドレインの高
濃度領域３９を形成する。
【００２０】ゲートとドレインが重なる領域のキャパシ
タンスＣは、εＡ／ｄ（ε；誘電率、Ａ；ゲートとドレ
インが重なる面積、ｄ；ゲートとドレインが重なる領域
の絶縁膜の厚さ）で表される。この式から理解できるよ
うに、キャパシタンスＣは面積Ａに比例し、厚さｄに反
比例する。ゲートとドレインが重なった領域の絶縁膜の
厚さを、従来のものをｄ１　、本発明のものをｄ２　で
あるとすると、同じ面積Ａで比べたときｄ１　よりｄ２
　の方がずっと大きい。すなわち、本発明による半導体
素子の方がずっと少ないキャパシタンスを有する。
【００２１】
【発明の効果】上述のように本発明は、第１ゲート酸化
膜を中間層とする第１パタンの第１導電層が形成された
基板の上面に酸化膜を形成する工程と、その後に第１導
電層の上面および側面の酸化膜の所定領域を食刻してそ
の部分の第１導電層を露出させてから多結晶シリコン層
を形成する工程を実施することによって、ソースおよび
ドレイン領域の上部に第１ゲート酸化膜とパッド酸化膜
で構成される第２ゲート酸化膜を形成する方法でＧＯＴ
Ｏ　　ＬＤＤ構造を作ることにより、ゲートとドレイン
の重なりによるゲート−ドレインキャパシタンスを減少
させる効果がある。その結果、ＭＯＳトランジスタの伝
送遅延時間を最短化することができて、素子の動作特性
が向上する効果もある。さらに、本発明はマスクの追加
なしに第２ゲート酸化膜を形成できるため、工程が容易
にできる利点もある。
【００２２】
【図面の簡単な説明】
【図１】本発明による電界効果型半導体素子の断面構造
図である。
【図２】本発明による電界効果型半導体素子の製造工程
図である。
【図３】本発明による電界効果型半導体素子の製造工程
図である。
【図４】本発明による電界効果型半導体素子の製造工程
図である。
【図５】本発明による電界効果型半導体素子の製造工程
図である。
【図６】本発明による電界効果型半導体素子の製造工程
図である。
【図７】本発明による電界効果型半導体素子の製造工程
図である。
【図８】従来の技術による電界効果型半導体素子の断面
構造図である。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　ゲートとドレインが重なっている電界
    効果型半導体素子において、第１導電形の半導体基板と
    、半導体基板内のチャネル領域によって相互に所定距離
    離隔されて、各々が第１および第２濃度を有する第２導
    電形の拡散領域と、チャネル領域上部の第１ゲート絶縁
    膜を中間層とする第１パタンの第１導電層および第１導
    電層の側面上部に接触しながらチャネル領域に隣接する
    拡散領域上部の第２ゲート絶縁膜を中間層とする第２パ
    タンの第２導電層からなるゲートとを具備したことを特
    徴とする電界効果型半導体素子。
  2. 【請求項２】　　第２ゲート絶縁膜が第１ゲート絶縁膜
    より厚くなっている請求項１記載の電界効果型半導体素
    子。
  3. 【請求項３】　　第２導電層が、第１導電層の側面下部
    と所定厚さの絶縁膜によって離隔されている請求項２記
    載の電界効果型半導体素子。
  4. 【請求項４】　　第１導電層が、多結晶シリコン層で形
    成された単一層または多結晶シリコン層と耐火性金属の
    ケイ化物層が積層された複合層である請求項１記載の電
    界効果型半導体素子。
  5. 【請求項５】　　第２導電層が多結晶シリコン層である
    請求項１記載の電界効果型半導体素子。
  6. 【請求項６】　　第１および第２ゲート絶縁膜が酸化膜
    である請求項１記載の電界効果型半導体素子。
  7. 【請求項７】　　第１導電形の半導体基板と、半導体基
    板内のチャネル領域によって所定距離離隔される第２導
    電形の拡散領域と、チャネル領域上部に形成された第１
    ゲート絶縁膜を中間層とする第１パタンの第１導電層を
    具備したゲートとドレインが重なった電界効果型半導体
    素子の製造方法において、その半導体基板の上面に第１
    絶縁膜を形成してから、この第１絶縁膜の上面にフォト
    レジストを塗布する第１工程と、食刻工程を実施して第
    １導電層の上部およびその側面上部の第１絶縁膜を除去
    する第２工程と、その後、半導体基板の上面に新たな導
    電層と第２絶縁膜を順次形成する第３工程と、第１導電
    層の上面が露出するまで食刻工程を実施して新たな導電
    層の側面に第２絶縁膜のスペーサを形成すると同時にそ
    の第２絶縁膜のスペーサの下面を除いた領域の新たな導
    電層を除去して、第２ゲート絶縁膜を中間層とする第２
    パタンの第２導電層を形成することによってゲートを完
    成する第４工程とを実施することを特徴とする電界効果
    型半導体素子の製造方法。
  8. 【請求項８】　　第２ゲート絶縁膜が第１ゲート絶縁膜
    と第１絶縁膜の積層によって形成される請求項７記載の
    電界効果型半導体素子の製造方法。
  9. 【請求項９】　　第２ゲート絶縁膜が２００Å〜２５０
    Åの厚さをもつ請求項８記載の電界効果型半導体素子の
    製造方法。
  10. 【請求項１０】　　第１絶縁膜が酸化膜である請求項７
    記載の電界効果型半導体素子の製造方法。
  11. 【請求項１１】　　第２工程で、フォトレジストを所定
    の厚さ食刻する第１段階と、第１段階によって露出した
    第１絶縁膜を除去する第２段階と、残留したフォトレジ
    ストを除去する第３段階とが実施される請求項７記載の
    電界効果型半導体素子の製造方法。
  12. 【請求項１２】　　第２工程の食刻工程が、フォトレジ
    ストの食刻率より第１絶縁膜の食刻率の方が速い工程条
    件で実施される請求項７記載の電界効果型半導体素子の
    製造方法。
  13. 【請求項１３】　　第３工程で形成される導電層が多結
    晶シリコン層である請求項７記載の電界効果型半導体素
    子の製造方法。
  14. 【請求項１４】　　第２絶縁膜が酸化膜である請求項７
    記載の電界効果型半導体素子の製造方法。
  15. 【請求項１５】　　第１導電層が、多結晶シリコン層だ
    けで形成された単一層または多結晶シリコン層と耐火性
    金属のケイ化物層が積層された複合層である請求項７記
    載の電界効果型半導体素子の製造方法。
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