JPS6132576A - 半導体装置 - Google Patents
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Classifications
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はサイドウオールゲート構造を有する半導体装置
に係り、特にゲート電極材料として、タングステン、モ
リブデン等の高融点金属、あるいはそれらのシリサイド
化合物を用いた場合に好適な半導体装置に関する。
に係り、特にゲート電極材料として、タングステン、モ
リブデン等の高融点金属、あるいはそれらのシリサイド
化合物を用いた場合に好適な半導体装置に関する。
〔発明の背景］
従来のサイドウオール形成法は（ＩＥｆ）ＭＴｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ ｐ ６５１ （１９８１）
）に記載のように素子表面にリン珪酸ガラス等の絶縁膜
を被覆した後反応性スパッタエツチング法により前述の
絶縁膜の異方性エツチングを行い、ゲート電極側壁部分
に絶縁膜を残しサイドウオールを形成していた。しかし
、ソースドレイン部分がプラズマにさらされること、お
よびゲート電極がエツチングされることについて体配慮
されていなかった。特に、ゲート電極がモリブデン、タ
ングステン等の金属である場合はソースドレイン拡散層
形成用のイオン打込み時に、ゲート電極部分でチャンネ
リングが起こる。これを阻止する一つの方法としてゲー
ト電極上にリン珪酸ガラス、シリコン窒化膜等の非晶質
膜を形成する方法がある（特願昭５２−２９２０８ ）
、サイドウオール形成時のエツチングで、ゲート電極上
のこの非晶質膜がエツチングされ、チャンネリング阻止
能が低下するという問題がある。
ｉｃａｌ Ｄｉｇｅｓｔ ｐ ６５１ （１９８１）
）に記載のように素子表面にリン珪酸ガラス等の絶縁膜
を被覆した後反応性スパッタエツチング法により前述の
絶縁膜の異方性エツチングを行い、ゲート電極側壁部分
に絶縁膜を残しサイドウオールを形成していた。しかし
、ソースドレイン部分がプラズマにさらされること、お
よびゲート電極がエツチングされることについて体配慮
されていなかった。特に、ゲート電極がモリブデン、タ
ングステン等の金属である場合はソースドレイン拡散層
形成用のイオン打込み時に、ゲート電極部分でチャンネ
リングが起こる。これを阻止する一つの方法としてゲー
ト電極上にリン珪酸ガラス、シリコン窒化膜等の非晶質
膜を形成する方法がある（特願昭５２−２９２０８ ）
、サイドウオール形成時のエツチングで、ゲート電極上
のこの非晶質膜がエツチングされ、チャンネリング阻止
能が低下するという問題がある。
本発明の目的は、サイドウオール形成工程でのゲート電
極上面のチャンネリング阻止膜の膜厚減少およびソース
ドレイン領域のシリコン基板がプラズマにさらされるこ
とを防ぐための方法を提供することにある。
極上面のチャンネリング阻止膜の膜厚減少およびソース
ドレイン領域のシリコン基板がプラズマにさらされるこ
とを防ぐための方法を提供することにある。
本発明はサイドウオール形成用の絶縁膜を形成する前に
、ゲート電極表面にエツチングストッパーとなる膜を被
覆し、サイドウオール構造を精度よく形成することを目
的とする。
、ゲート電極表面にエツチングストッパーとなる膜を被
覆し、サイドウオール構造を精度よく形成することを目
的とする。
このエツチングストッパーとなる膜としては絶縁性の材
料および電導性の材料が考えられる。ここで、絶縁性の
材料としてリン珪酸ガラスおよびシリコン窒化膜が考え
られる。リン珪酸ガラスはサイドウオール形成膜と同一
材料であるため、エツチングストッパーとして用いるこ
とができない。
料および電導性の材料が考えられる。ここで、絶縁性の
材料としてリン珪酸ガラスおよびシリコン窒化膜が考え
られる。リン珪酸ガラスはサイドウオール形成膜と同一
材料であるため、エツチングストッパーとして用いるこ
とができない。
一方、シリコン窒化膜はＣＶＤ法で形成した場合、ＭＯ
８特性を変動させるため用いることができない（山本他
、第４４回応用物理学会予稿集（１９８４）ｐ４１０）
。
８特性を変動させるため用いることができない（山本他
、第４４回応用物理学会予稿集（１９８４）ｐ４１０）
。
他方、金属などの導電性の材料を用いた場合には図ＩＣ
の領域９の部分のストッパー膜により、ゲート長が増加
するという問題を生じる。
の領域９の部分のストッパー膜により、ゲート長が増加
するという問題を生じる。
本発明では上述の問題点を克服するためにエツチングス
トッパーとしてスパッタデポジション法でシリコン膜を
形成する方法を採用した。反応性スパッタエツチング法
ではＣＦ４系ガスを用いることにより、絶縁膜のエツチ
ング時に、絶縁膜のエツチング速度を大きくシニシリコ
ン膜のエツチング速度を対さくすることが可能である。
トッパーとしてスパッタデポジション法でシリコン膜を
形成する方法を採用した。反応性スパッタエツチング法
ではＣＦ４系ガスを用いることにより、絶縁膜のエツチ
ング時に、絶縁膜のエツチング速度を大きくシニシリコ
ン膜のエツチング速度を対さくすることが可能である。
このためシリコン膜をエツチングストッパーとして用い
ることができる。またスパッタデポジション法では常温
で膜を形成することが可能であるため、膜を被覆する際
にモリブデン、タングステン等の高融点金属が酸化され
ない利点を有する。
ることができる。またスパッタデポジション法では常温
で膜を形成することが可能であるため、膜を被覆する際
にモリブデン、タングステン等の高融点金属が酸化され
ない利点を有する。
以下に本発明の実施例を第１図により説明する。
これはタングステンをゲート電極とするサイドウオール
を有する構造のＭＯＳトランジスタの製造方法に本発明
を適用した例である。
を有する構造のＭＯＳトランジスタの製造方法に本発明
を適用した例である。
まず、膜厚２０ｎｍのシリコン酸化膜１を有するシリコ
ン基板２にタングステン膜３をスパッタ法により２５０
ｎｍの厚さに形成する。さらにイオン打込み時のチャン
ネリング阻止のため、リン珪酸ガラスをＣＶＤ法により
１５０ｎｍ形成する。
ン基板２にタングステン膜３をスパッタ法により２５０
ｎｍの厚さに形成する。さらにイオン打込み時のチャン
ネリング阻止のため、リン珪酸ガラスをＣＶＤ法により
１５０ｎｍ形成する。
次にａ図のようにホトレジスト５をマスクとしてＳＦ、
系ガスを用いた反応性スパッタエツチング法により、リ
ン珪酸ガラスとタングステン膜を所定の形状に加工し、
次にホトレジスト５を除去する。次にこのタングステン
とリン珪酸ガラスによるゲートをマスクとして、リンイ
オン打込みを行いｎ層を形成する。
系ガスを用いた反応性スパッタエツチング法により、リ
ン珪酸ガラスとタングステン膜を所定の形状に加工し、
次にホトレジスト５を除去する。次にこのタングステン
とリン珪酸ガラスによるゲートをマスクとして、リンイ
オン打込みを行いｎ層を形成する。
次にｂ図に示すようにスパッタ法によるシリコン膜７を
４０ｎｍ形成する。その後にリン珪酸ガラス８をＣＶＤ
法で形成する。そしてこれをＣＦ。
４０ｎｍ形成する。その後にリン珪酸ガラス８をＣＶＤ
法で形成する。そしてこれをＣＦ。
系のガスを用いた反応性スパッタエツチング法で異方的
にリン珪酸ガラスをエツチングする（図Ｃ）。
にリン珪酸ガラスをエツチングする（図Ｃ）。
次にこのサイドウオールを有するゲート構造をマスクに
ヒ素イオン打込みを行いｎ０層を形成する６そして水を
含んだ水素雰囲気中で９５０℃３０分間の熱処理を行い
シリコン膜を酸化する（図ｄ）。
ヒ素イオン打込みを行いｎ０層を形成する６そして水を
含んだ水素雰囲気中で９５０℃３０分間の熱処理を行い
シリコン膜を酸化する（図ｄ）。
以上説明したように、本発明によればサイドウオール形
成のための絶縁膜のエツチング工程におい□て、タング
ステン電極上のチャンネリングストッパー用のリン珪酸
ガラスのエツチングおよびソース、ドレイン領域のシリ
コン基板のプラズマにより汚染および欠陥を防止して信
頼性の高いサイドウオール構造を有する半導体装置の製
造方法を提供することができる。
成のための絶縁膜のエツチング工程におい□て、タング
ステン電極上のチャンネリングストッパー用のリン珪酸
ガラスのエツチングおよびソース、ドレイン領域のシリ
コン基板のプラズマにより汚染および欠陥を防止して信
頼性の高いサイドウオール構造を有する半導体装置の製
造方法を提供することができる。
本発明によれば、シリコン膜を用いることにより、サイ
ドウオール形成時にチャンネリング阻止用絶縁膜のエツ
チングを防ぎチャンネリング阻止能の低下を防ぐことが
できる。そしてソース、トレイン領域の表面がプラズマ
にさらされることによる汚染および欠陥の導入を防ぐこ
とができる。
ドウオール形成時にチャンネリング阻止用絶縁膜のエツ
チングを防ぎチャンネリング阻止能の低下を防ぐことが
できる。そしてソース、トレイン領域の表面がプラズマ
にさらされることによる汚染および欠陥の導入を防ぐこ
とができる。
しかし、サイドウオール形成後図１．− ｃの領域９の
部分にシリコン膜が残る。このシリコン膜には眉間絶縁
膜として用いられているリン珪酸ガラス膜からリンが拡
散し導電性を増しゲート電極として作用する可能性があ
る。そこで、本発明ではサイドウオール形成後水を含ん
だ水素ガス雰囲気中で熱処理を行うことにより、タング
ステンやモリブデンは酸化されずシリコン膜だけを酸化
し絶縁膜に変えこの問題を解決した。
部分にシリコン膜が残る。このシリコン膜には眉間絶縁
膜として用いられているリン珪酸ガラス膜からリンが拡
散し導電性を増しゲート電極として作用する可能性があ
る。そこで、本発明ではサイドウオール形成後水を含ん
だ水素ガス雰囲気中で熱処理を行うことにより、タング
ステンやモリブデンは酸化されずシリコン膜だけを酸化
し絶縁膜に変えこの問題を解決した。
またこのシリコン膜はモリブデン、タングステン等のゲ
ート電極側壁を被っているためサイドウオール形成用絶
縁膜を形成する際に、モリブデン。
ート電極側壁を被っているためサイドウオール形成用絶
縁膜を形成する際に、モリブデン。
タングステン等の酸化を阻止することが可能であるとい
う利点を有する。
う利点を有する。
第１図は、サイドウオールを有するＭＯＳトランジスタ
の製造方法を示すもので、その断面を示す。 １・・・酸化膜、２・・・シリコン基板、３・・・金属
ゲート電極（タングステン等）、４・・・絶縁膜、５・
・・ホトレジスト、６・・・ストッパー膜（シリコン膜
等）、７・・・ｎ−領域、８・・・ｎ＋領領域９・・・
サイドウオーナ（の
の製造方法を示すもので、その断面を示す。 １・・・酸化膜、２・・・シリコン基板、３・・・金属
ゲート電極（タングステン等）、４・・・絶縁膜、５・
・・ホトレジスト、６・・・ストッパー膜（シリコン膜
等）、７・・・ｎ−領域、８・・・ｎ＋領領域９・・・
サイドウオーナ（の
Claims (1)
- 高融点金属もしくはそのシリサイド化合物をゲート電
極に用いかつゲート電極側壁を絶縁膜で覆つた構造（サ
イドウォール構造）を有する半導体装置において、ゲー
ト電極膜と上記絶縁膜との間にシリコン膜を介在させた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15295784A JPS6132576A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15295784A JPS6132576A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132576A true JPS6132576A (ja) | 1986-02-15 |
Family
ID=15551856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15295784A Pending JPS6132576A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132576A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296470A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 半導体装置の製造方法 |
| JPH04502107A (ja) * | 1988-12-07 | 1992-04-16 | ザ・ジェネラル・ホスピタル・コーポレーション | 挿入を有するかまたは欠失に相当するｄｎａの豊富化およびクローニングの方法 |
| US5621236A (en) * | 1991-05-23 | 1997-04-15 | Samsung Electronics Co., Ltd. | Gate-to-drain overlapped MOS transistor fabrication process and structure thereby |
| US6478923B1 (en) | 1999-08-20 | 2002-11-12 | Nec Corporation | Vacuum operation apparatus |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
-
1984
- 1984-07-25 JP JP15295784A patent/JPS6132576A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296470A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 半導体装置の製造方法 |
| JPH04502107A (ja) * | 1988-12-07 | 1992-04-16 | ザ・ジェネラル・ホスピタル・コーポレーション | 挿入を有するかまたは欠失に相当するｄｎａの豊富化およびクローニングの方法 |
| US5621236A (en) * | 1991-05-23 | 1997-04-15 | Samsung Electronics Co., Ltd. | Gate-to-drain overlapped MOS transistor fabrication process and structure thereby |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US6478923B1 (en) | 1999-08-20 | 2002-11-12 | Nec Corporation | Vacuum operation apparatus |
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