JPH0766408A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0766408A JPH0766408A JP21539293A JP21539293A JPH0766408A JP H0766408 A JPH0766408 A JP H0766408A JP 21539293 A JP21539293 A JP 21539293A JP 21539293 A JP21539293 A JP 21539293A JP H0766408 A JPH0766408 A JP H0766408A
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- JP
- Japan
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- film
- tungsten
- oxidation
- amorphous silicon
- oxidizing
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- Pending
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Abstract
(57)【要約】
【目的】 タングステン膜の異常酸化や膜剥がれを抑制
する。 【構成】 タングステン膜表面に酸化可能な導電性被膜
を堆積し、これを酸化することにより、前記タングステ
ン膜を酸化膜で被覆する。 【効果】 タングステン膜の異常酸化や膜剥がれが低減
される。
する。 【構成】 タングステン膜表面に酸化可能な導電性被膜
を堆積し、これを酸化することにより、前記タングステ
ン膜を酸化膜で被覆する。 【効果】 タングステン膜の異常酸化や膜剥がれが低減
される。
Description
【０００１】
【産業上の利用分野】本発明の半導体装置の製造方法、
特にタングステン膜の信頼性を向上した半導体装置の製
造方法に関する。
特にタングステン膜の信頼性を向上した半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体の配線材料としてタングステンを
用いた場合、図２に示すようにパターン形成後の酸化や
アニールでシリコン等の半導体基板１１上に絶縁膜１２
及びポリシリコン膜１３を介して形成されたタングステ
ン膜１４が異常に酸化されて、タングステン膜１４が剥
がれる事がしばしば発生している。特に酸化条件によっ
てはパターンがウェーハ上に飛び散る事もあり、酸化炉
の汚染や素子特性の劣化を引き起こす可能性が非常に高
い。
用いた場合、図２に示すようにパターン形成後の酸化や
アニールでシリコン等の半導体基板１１上に絶縁膜１２
及びポリシリコン膜１３を介して形成されたタングステ
ン膜１４が異常に酸化されて、タングステン膜１４が剥
がれる事がしばしば発生している。特に酸化条件によっ
てはパターンがウェーハ上に飛び散る事もあり、酸化炉
の汚染や素子特性の劣化を引き起こす可能性が非常に高
い。
【０００３】また、ＭＯＳトランジスタ等の半導体デバ
イスのゲート電極にタングステンを用いた場合は、ゲー
トのリーク電流低減とゲートとソースもしくはドレイン
間の耐圧向上のために、どうしても酸化工程が必要とな
ってくる。特に素子が微細化された場合は、異常酸化で
実効的なチャネル長が短くなり、このために所望の閾値
電圧が得られなくなるといった不具合が生じる。
イスのゲート電極にタングステンを用いた場合は、ゲー
トのリーク電流低減とゲートとソースもしくはドレイン
間の耐圧向上のために、どうしても酸化工程が必要とな
ってくる。特に素子が微細化された場合は、異常酸化で
実効的なチャネル長が短くなり、このために所望の閾値
電圧が得られなくなるといった不具合が生じる。
【０００４】
【発明が解決しようとする課題】この様に、従来のタン
グステン配線技術ではパターン形成後の酸化工程やアニ
ール工程での異常酸化や膜剥がれなどが発生しやすいた
め、素子特性が著しく悪くなる問題がある。本発明は、
前記実情に鑑みてなされたもので、異常酸化やパターン
剥がれのないタングステン配線を実現する半導体装置の
製造方法を提供する事を目的とする。
グステン配線技術ではパターン形成後の酸化工程やアニ
ール工程での異常酸化や膜剥がれなどが発生しやすいた
め、素子特性が著しく悪くなる問題がある。本発明は、
前記実情に鑑みてなされたもので、異常酸化やパターン
剥がれのないタングステン配線を実現する半導体装置の
製造方法を提供する事を目的とする。
【０００５】
【課題を解決するための手段】本発明では、タングステ
ン配線パターンを形成した後、酸化可能な薄い導電性被
膜をデポジションした後、この膜を酸化する。
ン配線パターンを形成した後、酸化可能な薄い導電性被
膜をデポジションした後、この膜を酸化する。
【０００６】
【作用】本発明によれば、タングステン配線が直接酸化
雰囲気にさらされることがなく酸化できるため異常酸化
が発生しずらく、これによりパターン剥がれが減少す
る。このためウェハー及び拡散炉の汚染が少なくなるだ
けでなく、素子特性の優れた半導体装置を提供する事が
できる。
雰囲気にさらされることがなく酸化できるため異常酸化
が発生しずらく、これによりパターン剥がれが減少す
る。このためウェハー及び拡散炉の汚染が少なくなるだ
けでなく、素子特性の優れた半導体装置を提供する事が
できる。
【０００７】
【実施例】本発明の一実施例について図１（ａ）〜
（ｃ）を用いて詳細に説明する。まず、図１に示すよう
に比抵抗４〜６Ω／cmの（１００）Ｎ型シリコン基板
（１）を用意し、素子分離領域を形成した後、ゲート酸
化膜（２）を例えば７５０℃の熱酸化雰囲気中で、１５
０オングストロームの膜厚に形成する。次に、シリサイ
ゼーション用のポリシリコン（３）を例えば、減圧ＣＶ
Ｄ法により５００オングストロームの膜厚にデポジショ
ンした後、配線材料または電極材料であるタングステン
膜（４）を例えば２０００オングストロームスパッタす
る。次に、図２に示すように写真蝕刻工程によってレジ
ストパターン（図示せず）を形成した後、例えばＲＩＥ
法によりタングステン膜（４）とポリシリコン膜（３）
をエッチングした後、レジストを除去する。次に、例え
ばアモルファスシリコン膜（５）を２００オングストロ
ーム堆積すれば、前記タングステン膜（４）の表面を取
り囲む形状となり、次工程あるいは後工程の酸化でも異
常酸化しずらくなり、剥がれに対しても強い形状とな
る。次に、このアモルファスシリコン膜（５）を、例え
ば８００℃、水素燃焼酸化、１０分の条件で酸化すれ
ば、アモルファスシリコン膜（５）は完全に酸化され酸
化膜（６）となる。この時、アモルファスシリコン膜
（５）とタングステン膜（４）は、シリサイド反応を起
こし更に剥がれに対し強い構造となる。また、この酸化
前に、イオン注入を例えばヒ素、１×１０15のＤＯＳＥ
量で行ってから酸化しても同様な効果が得られ、更にイ
オン注入したことにより低温で酸化できるなどのメリッ
トも生まれてくる。また、ここではポリシリコン膜
（３）タングステン膜（４）の２層構造を用いたが、タ
ングステン膜（４）の単層構造でも同じ効果が得られ
る。更に、酸化膜材としてアモルファスシリコン膜
（５）を用いたが、酸化膜として変化するものであれば
他の材料を適宜選択して適用することができる。
（ｃ）を用いて詳細に説明する。まず、図１に示すよう
に比抵抗４〜６Ω／cmの（１００）Ｎ型シリコン基板
（１）を用意し、素子分離領域を形成した後、ゲート酸
化膜（２）を例えば７５０℃の熱酸化雰囲気中で、１５
０オングストロームの膜厚に形成する。次に、シリサイ
ゼーション用のポリシリコン（３）を例えば、減圧ＣＶ
Ｄ法により５００オングストロームの膜厚にデポジショ
ンした後、配線材料または電極材料であるタングステン
膜（４）を例えば２０００オングストロームスパッタす
る。次に、図２に示すように写真蝕刻工程によってレジ
ストパターン（図示せず）を形成した後、例えばＲＩＥ
法によりタングステン膜（４）とポリシリコン膜（３）
をエッチングした後、レジストを除去する。次に、例え
ばアモルファスシリコン膜（５）を２００オングストロ
ーム堆積すれば、前記タングステン膜（４）の表面を取
り囲む形状となり、次工程あるいは後工程の酸化でも異
常酸化しずらくなり、剥がれに対しても強い形状とな
る。次に、このアモルファスシリコン膜（５）を、例え
ば８００℃、水素燃焼酸化、１０分の条件で酸化すれ
ば、アモルファスシリコン膜（５）は完全に酸化され酸
化膜（６）となる。この時、アモルファスシリコン膜
（５）とタングステン膜（４）は、シリサイド反応を起
こし更に剥がれに対し強い構造となる。また、この酸化
前に、イオン注入を例えばヒ素、１×１０15のＤＯＳＥ
量で行ってから酸化しても同様な効果が得られ、更にイ
オン注入したことにより低温で酸化できるなどのメリッ
トも生まれてくる。また、ここではポリシリコン膜
（３）タングステン膜（４）の２層構造を用いたが、タ
ングステン膜（４）の単層構造でも同じ効果が得られ
る。更に、酸化膜材としてアモルファスシリコン膜
（５）を用いたが、酸化膜として変化するものであれば
他の材料を適宜選択して適用することができる。
【０００８】
【発明の効果】以上説明したように本発明によれば、タ
ングステンがアモルファスシリコン等の酸化可能な膜に
囲まれ、直接酸化雰囲気にさらされることがなく、従っ
てタングステンの異常酸化や剥がれを阻止することがで
きる。
ングステンがアモルファスシリコン等の酸化可能な膜に
囲まれ、直接酸化雰囲気にさらされることがなく、従っ
てタングステンの異常酸化や剥がれを阻止することがで
きる。
【図１】 本発明の一実施例の工程を説明する断面図。
【図２】 従来の方法の問題点を説明する断面図。
１，１１…シリコン基板 ２，１２…絶縁膜 ３，１３…ポリシリコン ４，１４…タングステン ５…アモルファスシリコン ６…アモルファスシリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 29/43 7376−4Ｍ Ｈ０１Ｌ 29/62 Ｇ
Claims (1)
- 【請求項１】タングステン膜を形成した後、前記タング
ステン膜表面に酸化可能な導電性被膜を堆積する工程
と、前記導電性被膜を酸化することにより前記タングス
テン膜を前記導電性被覆の酸化膜層で被覆する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21539293A JPH0766408A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21539293A JPH0766408A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766408A true JPH0766408A (ja) | 1995-03-10 |
Family
ID=16671560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21539293A Pending JPH0766408A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766408A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2012253148A (ja) * | 2011-06-01 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-08-31 JP JP21539293A patent/JPH0766408A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
| EP2063464A3 (en) * | 1997-10-14 | 2009-06-17 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2012253148A (ja) * | 2011-06-01 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8922018B2 (en) | 2011-06-01 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
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