JP3173114B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JP3173114B2 JP3173114B2 JP09238292A JP9238292A JP3173114B2 JP 3173114 B2 JP3173114 B2 JP 3173114B2 JP 09238292 A JP09238292 A JP 09238292A JP 9238292 A JP9238292 A JP 9238292A JP 3173114 B2 JP3173114 B2 JP 3173114B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- polysilicon
- thin film
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】ポリシリコンを活性層とする薄膜トラン
ジスタには、活性層を形成するためのポリシリコン膜の
表面側を熱酸化することにより、熱酸化されないポリシ
リコン膜によって活性層を形成するとともに、該活性層
の表面に酸化シリコンからなるゲート酸化膜を形成した
ものがある。この場合、高温の熱酸化法によってゲート
酸化膜を形成しているので、最も膜質のよいものとする
ことができる。
ジスタには、活性層を形成するためのポリシリコン膜の
表面側を熱酸化することにより、熱酸化されないポリシ
リコン膜によって活性層を形成するとともに、該活性層
の表面に酸化シリコンからなるゲート酸化膜を形成した
ものがある。この場合、高温の熱酸化法によってゲート
酸化膜を形成しているので、最も膜質のよいものとする
ことができる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、ポリシリコン膜の表
面に結晶粒子に起因する凹凸が形成されている関係か
ら、この凹凸の表面側を熱酸化してなるゲート酸化膜に
電界に弱い部分が生じ、このため絶縁耐圧が低く、また
再現性もよくないという問題があった。この発明の目的
は、絶縁耐圧を高くすることができ、また再現性もよく
することのできる薄膜トランジスタを提供することにあ
る。
このような薄膜トランジスタでは、ポリシリコン膜の表
面に結晶粒子に起因する凹凸が形成されている関係か
ら、この凹凸の表面側を熱酸化してなるゲート酸化膜に
電界に弱い部分が生じ、このため絶縁耐圧が低く、また
再現性もよくないという問題があった。この発明の目的
は、絶縁耐圧を高くすることができ、また再現性もよく
することのできる薄膜トランジスタを提供することにあ
る。
【０００４】
【課題を解決するための手段】この発明は、ポリシリコ
ン層の上部シリコン層の下に、ポリシリコンに酸素イオ
ンを注入後熱処理してなるゲート酸化膜を形成するとと
もに、前記上部ポリシリコン層を剥離されてなるもので
ある。
ン層の上部シリコン層の下に、ポリシリコンに酸素イオ
ンを注入後熱処理してなるゲート酸化膜を形成するとと
もに、前記上部ポリシリコン層を剥離されてなるもので
ある。
【０００５】
【作用】この発明によれば、ゲート酸化膜をポリシリコ
ン層中に酸素イオンを注入した後熱処理してなるものに
よって形成しているので、きわめて均一で良質なゲート
酸化膜を得ることができ、したがってゲート酸化膜の絶
縁耐圧を高くすることができ、また再現性もよくするこ
とができる。
ン層中に酸素イオンを注入した後熱処理してなるものに
よって形成しているので、きわめて均一で良質なゲート
酸化膜を得ることができ、したがってゲート酸化膜の絶
縁耐圧を高くすることができ、また再現性もよくするこ
とができる。
【０００６】
【実施例】図１〜図９はそれぞれこの発明の一実施例を
適用した薄膜トランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、薄膜ト
ランジスタの構造についてその製造方法と併せ説明す
る。
適用した薄膜トランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、薄膜ト
ランジスタの構造についてその製造方法と併せ説明す
る。
【０００７】まず、図１に示すように、ガラスやセラミ
ックあるいは半導体基板の表面に熱酸化による酸化膜を
形成してなるもの等からなる絶縁基板１の上面にプラズ
マＣＶＤ、減圧ＣＶＤ、スパッタ等によって活性層およ
びゲート酸化膜を形成するためのポリシリコン膜２を形
成する。この場合、最終的に得るべき活性層の膜厚が例
えば５００Å程度であるとすると、ポリシリコン膜２の
膜厚をこれよりもかなり厚く例えば４０００Å程度とす
る。次に、図２に示すように、イオン注入装置により酸
素イオンをポリシリコン膜２の膜厚方向中央部をねらっ
て例えばドーズ量１×１０18／ｃｍ2、加速エネルギ３
２ｋｅＶの条件で注入すると、ポリシリコン膜２の膜厚
方向中央部に酸素イオン注入層３が形成される。
ックあるいは半導体基板の表面に熱酸化による酸化膜を
形成してなるもの等からなる絶縁基板１の上面にプラズ
マＣＶＤ、減圧ＣＶＤ、スパッタ等によって活性層およ
びゲート酸化膜を形成するためのポリシリコン膜２を形
成する。この場合、最終的に得るべき活性層の膜厚が例
えば５００Å程度であるとすると、ポリシリコン膜２の
膜厚をこれよりもかなり厚く例えば４０００Å程度とす
る。次に、図２に示すように、イオン注入装置により酸
素イオンをポリシリコン膜２の膜厚方向中央部をねらっ
て例えばドーズ量１×１０18／ｃｍ2、加速エネルギ３
２ｋｅＶの条件で注入すると、ポリシリコン膜２の膜厚
方向中央部に酸素イオン注入層３が形成される。
【０００８】次に、窒素雰囲気中において９００℃以上
の温度で熱処理を施すと、酸素イオン注入層３の部分を
中心にその周囲領域が酸化され、図３に示すように、ポ
リシリコン膜２の膜厚方向中央部にゲート酸化膜を形成
するための酸化シリコン層４が形成される。この場合、
酸化シリコン層４の下側に残存される下部ポリシリコン
層２ａの膜厚が５００Å程度となるようにすると、酸化
シリコン層４の上側に残存される上部ポリシリコン層２
ｂの膜厚も５００Å程度となる。酸化シリコン層４は、
熱処理温度が高いほど均一で良質な膜となり、電気的に
も安定なきわめて高耐圧の膜となる。この後、上部ポリ
シリコン層２ｂをＲＩＥ(Reactive IonEtching)等によ
り剥離する。
の温度で熱処理を施すと、酸素イオン注入層３の部分を
中心にその周囲領域が酸化され、図３に示すように、ポ
リシリコン膜２の膜厚方向中央部にゲート酸化膜を形成
するための酸化シリコン層４が形成される。この場合、
酸化シリコン層４の下側に残存される下部ポリシリコン
層２ａの膜厚が５００Å程度となるようにすると、酸化
シリコン層４の上側に残存される上部ポリシリコン層２
ｂの膜厚も５００Å程度となる。酸化シリコン層４は、
熱処理温度が高いほど均一で良質な膜となり、電気的に
も安定なきわめて高耐圧の膜となる。この後、上部ポリ
シリコン層２ｂをＲＩＥ(Reactive IonEtching)等によ
り剥離する。
【０００９】次に、図４に示すように、素子形成領域に
対応する部分の酸化シリコン層４の上面にフォトレジス
ト膜５をパターン形成し、ドライエッチングにより素子
形成領域以外の不要な部分の酸化シリコン層４および下
部ポリシリコン層２ａを除去する（図４参照）。この
後、フォトレジスト膜５を除去する。次に、図６に示す
ように、下部ポリシリコン層２ａの中央部（チャネル形
成領域）に対応する部分の酸化シリコン層４の上面にフ
ォトレジスト膜６をパターン形成し、ドライエッチング
により下部ポリシリコン層２ａの中央部に対応する部分
以外の不要な部分の酸化シリコン層４を除去する（図７
参照）。この状態では、下部ポリシリコン層２ａの中央
部上面のみに酸化シリコン層４が残存され、この残存さ
れた酸化シリコン層４によってゲート酸化膜４ａが形成
される。この後、フォトレジスト膜６を除去する。次
に、全表面にプラズマＣＶＤ、減圧ＣＶＤ、スパッタ等
によってポリシリコンを堆積し、パターンニングする
と、図８に示すように、ゲート酸化膜４ａの上面にゲー
ト電極を形成するためのポリシリコン膜７が形成され
る。
対応する部分の酸化シリコン層４の上面にフォトレジス
ト膜５をパターン形成し、ドライエッチングにより素子
形成領域以外の不要な部分の酸化シリコン層４および下
部ポリシリコン層２ａを除去する（図４参照）。この
後、フォトレジスト膜５を除去する。次に、図６に示す
ように、下部ポリシリコン層２ａの中央部（チャネル形
成領域）に対応する部分の酸化シリコン層４の上面にフ
ォトレジスト膜６をパターン形成し、ドライエッチング
により下部ポリシリコン層２ａの中央部に対応する部分
以外の不要な部分の酸化シリコン層４を除去する（図７
参照）。この状態では、下部ポリシリコン層２ａの中央
部上面のみに酸化シリコン層４が残存され、この残存さ
れた酸化シリコン層４によってゲート酸化膜４ａが形成
される。この後、フォトレジスト膜６を除去する。次
に、全表面にプラズマＣＶＤ、減圧ＣＶＤ、スパッタ等
によってポリシリコンを堆積し、パターンニングする
と、図８に示すように、ゲート酸化膜４ａの上面にゲー
ト電極を形成するためのポリシリコン膜７が形成され
る。
【００１０】次に、図９に示すように、ゲート電極形成
用のポリシリコン膜７をマスクとしてイオン注入装置に
より不純物を注入して拡散すると、ゲート電極形成用の
ポリシリコン膜７の両側における下部ポリシリコン膜２
ａに不純物注入領域からなるソース・ドレイン領域が形
成され、このソース・ドレイン領域が形成されたポリシ
リコン膜２ａによって活性層２ｃが形成される。このと
き、ゲート電極形成用のポリシリコン膜７にも不純物が
注入され、その抵抗値が減少することにより、この不純
物が注入されたポリシリコン膜７によってゲート電極７
ａが形成される。以下、周知の方法により、層間絶縁
膜、コンタクトホールおよびソース・ドレイン電極を形
成すると、薄膜トランジスタが製造される。
用のポリシリコン膜７をマスクとしてイオン注入装置に
より不純物を注入して拡散すると、ゲート電極形成用の
ポリシリコン膜７の両側における下部ポリシリコン膜２
ａに不純物注入領域からなるソース・ドレイン領域が形
成され、このソース・ドレイン領域が形成されたポリシ
リコン膜２ａによって活性層２ｃが形成される。このと
き、ゲート電極形成用のポリシリコン膜７にも不純物が
注入され、その抵抗値が減少することにより、この不純
物が注入されたポリシリコン膜７によってゲート電極７
ａが形成される。以下、周知の方法により、層間絶縁
膜、コンタクトホールおよびソース・ドレイン電極を形
成すると、薄膜トランジスタが製造される。
【００１１】このようにして製造された薄膜トランジス
タでは、図１に示すポリシリコン膜２の表面に結晶粒子
に起因する凹凸が形成されても、この凹凸の部分を含む
上部ポリシリコン層２ｂを剥離しているので、ゲート酸
化膜４ａに電界に弱い部分が生じないようにすることが
でき、しかもきわめて均一で良質なゲート酸化膜４ａを
得ることができ、したがってゲート酸化膜４ａの絶縁耐
圧を高くすることができ、また再現性もよくすることが
できる。また、活性層２ｃとゲート酸化膜４ａの界面を
きわめて滑らかとすることができるので、オフ抵抗を抑
えることができる上、このオフ抵抗の経時変化を完全に
抑止することができる。
タでは、図１に示すポリシリコン膜２の表面に結晶粒子
に起因する凹凸が形成されても、この凹凸の部分を含む
上部ポリシリコン層２ｂを剥離しているので、ゲート酸
化膜４ａに電界に弱い部分が生じないようにすることが
でき、しかもきわめて均一で良質なゲート酸化膜４ａを
得ることができ、したがってゲート酸化膜４ａの絶縁耐
圧を高くすることができ、また再現性もよくすることが
できる。また、活性層２ｃとゲート酸化膜４ａの界面を
きわめて滑らかとすることができるので、オフ抵抗を抑
えることができる上、このオフ抵抗の経時変化を完全に
抑止することができる。
【００１２】なお、上記実施例では上部ポリシリコン層
２ａを剥離しているが、この上部ポリシリコン層２ａに
よってゲート電極７ａを形成するようにしてもよい。ま
た、上記実施例では、図２に示すように、ポリシリコン
膜２の膜厚方向中央部に酸素イオンを注入して酸素イオ
ン注入層３を形成しているが、これに限らず、例えばポ
リシリコン膜２の膜厚方向中央部に酸素イオンとシリコ
ンイオンとを交互にかつ漸次注入深さを変えて注入する
ようにしてもよい。このようにすると、絶縁耐圧のより
一層高いゲート酸化膜を得ることができる。
２ａを剥離しているが、この上部ポリシリコン層２ａに
よってゲート電極７ａを形成するようにしてもよい。ま
た、上記実施例では、図２に示すように、ポリシリコン
膜２の膜厚方向中央部に酸素イオンを注入して酸素イオ
ン注入層３を形成しているが、これに限らず、例えばポ
リシリコン膜２の膜厚方向中央部に酸素イオンとシリコ
ンイオンとを交互にかつ漸次注入深さを変えて注入する
ようにしてもよい。このようにすると、絶縁耐圧のより
一層高いゲート酸化膜を得ることができる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート酸化膜をポリシリコン層中に酸素イオンを注
入した後熱処理してなるものによって形成しているの
で、きわめて均一で良質なゲート酸化膜を得ることがで
き、したがってゲート酸化膜の絶縁耐圧を高くすること
ができ、また再現性もよくすることができる。
ば、ゲート酸化膜をポリシリコン層中に酸素イオンを注
入した後熱処理してなるものによって形成しているの
で、きわめて均一で良質なゲート酸化膜を得ることがで
き、したがってゲート酸化膜の絶縁耐圧を高くすること
ができ、また再現性もよくすることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板上に活性層およびゲート酸化膜
を形成するためのポリシリコン膜を形成した状態の断面
図。
の製造に際し、絶縁基板上に活性層およびゲート酸化膜
を形成するためのポリシリコン膜を形成した状態の断面
図。
【図２】同薄膜トランジスタの製造に際し、ポリシリコ
ン膜の膜厚方向中央部に酸素イオン注入層を形成した状
態の断面図。
ン膜の膜厚方向中央部に酸素イオン注入層を形成した状
態の断面図。
【図３】同薄膜トランジスタの製造に際し、熱処理によ
り酸素イオン注入層の部分を酸化シリコン膜とした状態
の断面図。
り酸素イオン注入層の部分を酸化シリコン膜とした状態
の断面図。
【図４】同薄膜トランジスタの製造に際し、上部ポリシ
リコン層を剥離した後素子形成領域に対応する部分の酸
化シリコン層の上面にフォトレジスト膜を形成した状態
の断面図。
リコン層を剥離した後素子形成領域に対応する部分の酸
化シリコン層の上面にフォトレジスト膜を形成した状態
の断面図。
【図５】同薄膜トランジスタの製造に際し、素子形成領
域以外の不要な部分の酸化シリコン膜および下部ポリシ
リコン層を除去した状態の断面図。
域以外の不要な部分の酸化シリコン膜および下部ポリシ
リコン層を除去した状態の断面図。
【図６】同薄膜トランジスタの製造に際し、フォトレジ
スト膜を除去した後、下部ポリシリコン層の中央部に対
応する部分の酸化シリコン層の上面に別のフォトレジス
ト膜を形成した状態の断面図。
スト膜を除去した後、下部ポリシリコン層の中央部に対
応する部分の酸化シリコン層の上面に別のフォトレジス
ト膜を形成した状態の断面図。
【図７】同薄膜トランジスタの製造に際し、下部ポリシ
リコン層の中央部に対応する部分以外の不要な部分の酸
化シリコン層を除去することにより、残存する酸化シリ
コン層によってゲート酸化膜を形成した状態の断面図。
リコン層の中央部に対応する部分以外の不要な部分の酸
化シリコン層を除去することにより、残存する酸化シリ
コン層によってゲート酸化膜を形成した状態の断面図。
【図８】同薄膜トランジスタの製造に際し、フォトレジ
スト膜を除去した後、ゲート酸化膜の上面にゲート電極
を形成するためのポリシリコン膜を形成した状態の断面
図。
スト膜を除去した後、ゲート酸化膜の上面にゲート電極
を形成するためのポリシリコン膜を形成した状態の断面
図。
【図９】同薄膜トランジスタの製造に際し、不純物を注
入した状態の断面図。
入した状態の断面図。
１ 絶縁基板 ２ 活性層およびゲート酸化膜を形成するためのポリシ
リコン膜 ２ａ 活性層を形成するための下部ポリシリコン層 ２ｃ 活性層 ３ 酸素イオン注入層 ４ ゲート酸化膜を形成するための酸化シリコン層 ４ａ ゲート酸化膜
リコン膜 ２ａ 活性層を形成するための下部ポリシリコン層 ２ｃ 活性層 ３ 酸素イオン注入層 ４ ゲート酸化膜を形成するための酸化シリコン層 ４ａ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/265 H01L 21/316 H01L 21/336
Claims (1)
- 【請求項１】 ポリシリコン層の上部シリコン層の下
に、ポリシリコンに酸素イオンを注入後熱処理してなる
ゲート酸化膜を形成するとともに、前記上部ポリシリコ
ン層を剥離されてなることを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09238292A JP3173114B2 (ja) | 1992-03-19 | 1992-03-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09238292A JP3173114B2 (ja) | 1992-03-19 | 1992-03-19 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267665A JPH05267665A (ja) | 1993-10-15 |
| JP3173114B2 true JP3173114B2 (ja) | 2001-06-04 |
Family
ID=14052877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09238292A Expired - Fee Related JP3173114B2 (ja) | 1992-03-19 | 1992-03-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173114B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970350A (en) * | 1996-12-05 | 1999-10-19 | Advanced Micro Devices | Semiconductor device having a thin gate oxide and method of manufacture thereof |
| KR100699819B1 (ko) * | 2001-01-12 | 2007-03-27 | 삼성전자주식회사 | 모스 트랜지스터의 형성방법 |
| JP2003086604A (ja) * | 2001-09-10 | 2003-03-20 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその基板ならびにその製造方法 |
| KR100831570B1 (ko) * | 2006-12-27 | 2008-05-21 | 동부일렉트로닉스 주식회사 | 플래시 메모리소자 및 그 제조방법 |
| US11171015B2 (en) * | 2019-09-11 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-layered polysilicon and oxygen-doped polysilicon design for RF SOI trap-rich poly layer |
-
1992
- 1992-03-19 JP JP09238292A patent/JP3173114B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267665A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| KR100296805B1 (ko) | 반도체소자제조방법 | |
| JPH081957B2 (ja) | 半導体装置の製造方法 | |
| JPH04102317A (ja) | 半導体装置の製造方法 | |
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| JP3173114B2 (ja) | 薄膜トランジスタ | |
| KR100244272B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JP2782781B2 (ja) | 半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| RU2107972C1 (ru) | Способ изготовления биполярных планарных n-p-n-транзисторов | |
| JPH0682668B2 (ja) | 半導体装置の製造方法 | |
| JPH0766408A (ja) | 半導体装置の製造方法 | |
| KR100192538B1 (ko) | 반도체 소자의 제조방법 | |
| JPH06151834A (ja) | 半導体装置の製造方法 | |
| JPS61247073A (ja) | 半導体装置の製造方法 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JP3229790B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02199872A (ja) | 半導体記憶装置の製造方法 | |
| JP3161429B2 (ja) | 半導体装置の製造方法 | |
| JPS6158986B2 (ja) | ||
| JPH07106556A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JPH0555232A (ja) | 半導体装置の製造方法 | |
| JPS59124143A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |