JPH0682668B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0682668B2 JPH0682668B2 JP62270599A JP27059987A JPH0682668B2 JP H0682668 B2 JPH0682668 B2 JP H0682668B2 JP 62270599 A JP62270599 A JP 62270599A JP 27059987 A JP27059987 A JP 27059987A JP H0682668 B2 JPH0682668 B2 JP H0682668B2
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- oxide film
- tungsten silicide
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法に関し、特には高融点金
属シリサイドを用いたポリサイド構造の導体上への酸化
膜形成方法に関する。
属シリサイドを用いたポリサイド構造の導体上への酸化
膜形成方法に関する。
〈従来の技術〉 半導体集積回路の高集積化に伴い、ゲート電極、配線等
の導体として高融点金属シリサイドと多結晶シリコンと
の多層構造（ポリサイド構造）が広く用いられる。この
ポリサイド構造をゲート電極として採用した際の半導体
装置の製造方法を第３図（ａ）〜（ｂ）に示す。即ち、
第３図（ａ）の如く、Si基板１上に絶縁膜２を形成し、
更に該絶縁膜２上に多結晶シリコン膜３とタングステン
シリサイド膜４とを順次形成した後、該多結晶シリコン
膜３とタングステンシリサイド膜４とをゲート電極形状
のパターニングする。次いで、酸化を行なうと、第３図
（ｂ）の如く、ゲート電極の側面と上面とにSiO2膜５が
形成され、且つタングステンシリサイド膜４が結晶化す
る。
の導体として高融点金属シリサイドと多結晶シリコンと
の多層構造（ポリサイド構造）が広く用いられる。この
ポリサイド構造をゲート電極として採用した際の半導体
装置の製造方法を第３図（ａ）〜（ｂ）に示す。即ち、
第３図（ａ）の如く、Si基板１上に絶縁膜２を形成し、
更に該絶縁膜２上に多結晶シリコン膜３とタングステン
シリサイド膜４とを順次形成した後、該多結晶シリコン
膜３とタングステンシリサイド膜４とをゲート電極形状
のパターニングする。次いで、酸化を行なうと、第３図
（ｂ）の如く、ゲート電極の側面と上面とにSiO2膜５が
形成され、且つタングステンシリサイド膜４が結晶化す
る。
〈発明が解決しようとする問題点〉 上述の如きポリサイド構造のゲート電極を例えばLDD（L
ightly Doped Drain）形等のトランジスタに用いる場
合、ゲート電極の側面に形成したサイドウォールを利用
してSi基板１に不純物領域を形成するための工程等にお
いて、上記タングステンシリサイド膜４上に形成したSi
O2膜５を一旦除去して再度形成しなければならない工程
があり得る。即ち第４図（ａ）のように、半導体基板１
全面に絶縁膜を形成し、これに異方性エッチングを行な
ってゲート電極側面にサイドウォール６を形成する。こ
のとき上記SiO2膜５が除去され、結晶化されたタングス
テンシリサイド膜４の表面が露出する。
ightly Doped Drain）形等のトランジスタに用いる場
合、ゲート電極の側面に形成したサイドウォールを利用
してSi基板１に不純物領域を形成するための工程等にお
いて、上記タングステンシリサイド膜４上に形成したSi
O2膜５を一旦除去して再度形成しなければならない工程
があり得る。即ち第４図（ａ）のように、半導体基板１
全面に絶縁膜を形成し、これに異方性エッチングを行な
ってゲート電極側面にサイドウォール６を形成する。こ
のとき上記SiO2膜５が除去され、結晶化されたタングス
テンシリサイド膜４の表面が露出する。
次いで、基板不純物領域等へイオン注入するための保護
膜を形成するために、基板１を酸化雰囲気で熱処理し、
基板１全面に酸化絶縁膜８を得る。この時、基板表面上
と共に露出したタングステンシリサイド膜４の表面にも
酸化膜８が生成される。
膜を形成するために、基板１を酸化雰囲気で熱処理し、
基板１全面に酸化絶縁膜８を得る。この時、基板表面上
と共に露出したタングステンシリサイド膜４の表面にも
酸化膜８が生成される。
ところで、上述の如き酸化膜８形成方法では、基板１上
の酸化膜８成長速度とタングステンシリサイド膜４上の
酸化膜８成長速度に差はなく、タングステンシリサイド
膜４上に形成される酸化膜８の膜厚と基板１上に形成さ
れる酸化膜８の膜厚はほぼ等しくなる。このため、タン
グステンシリサイド膜４を十分な絶縁耐圧を有する酸化
膜で覆うべく、酸化膜の膜厚を大きく形成すると、同時
に基板１上にも厚い酸化膜が形成されることとなり、該
基板１上の酸化膜８を構成するシリコンの供給源である
基板１がより大きく侵食されることになる。
の酸化膜８成長速度とタングステンシリサイド膜４上の
酸化膜８成長速度に差はなく、タングステンシリサイド
膜４上に形成される酸化膜８の膜厚と基板１上に形成さ
れる酸化膜８の膜厚はほぼ等しくなる。このため、タン
グステンシリサイド膜４を十分な絶縁耐圧を有する酸化
膜で覆うべく、酸化膜の膜厚を大きく形成すると、同時
に基板１上にも厚い酸化膜が形成されることとなり、該
基板１上の酸化膜８を構成するシリコンの供給源である
基板１がより大きく侵食されることになる。
これを防ぐために急激な酸化（例えは750℃〜800℃Ｆ・
H2O雰囲気中）を行なって、基板１とタングステンシリ
サイド膜４上の酸化膜８の成長比を大きくとると、タン
グステンシリサイド膜４上の酸化膜８は第４図（ｂ）の
如く不均一で多孔質な膜となる。このため、タングステ
ンシリサイド膜４と酸化膜８との界面が不整合となり、
酸化膜８の膜質が多孔質であることと併せて絶縁耐圧の
劣化や、極端な場合タングステンシリサイド膜４の断線
・はがれ等の異常が発生し、しかもコンタクトホール形
成後にコンタクト抵抗の高抵抗化等の問題が生じる。
H2O雰囲気中）を行なって、基板１とタングステンシリ
サイド膜４上の酸化膜８の成長比を大きくとると、タン
グステンシリサイド膜４上の酸化膜８は第４図（ｂ）の
如く不均一で多孔質な膜となる。このため、タングステ
ンシリサイド膜４と酸化膜８との界面が不整合となり、
酸化膜８の膜質が多孔質であることと併せて絶縁耐圧の
劣化や、極端な場合タングステンシリサイド膜４の断線
・はがれ等の異常が発生し、しかもコンタクトホール形
成後にコンタクト抵抗の高抵抗化等の問題が生じる。
〈問題点を解決するための手段〉 本発明は上述する問題を解決するためになされたもの
で、ポリサイド構造の導体の一部をなす高融点金属シリ
サイドについて、アニールする過程で生成した酸化膜を
剥離し、再度酸化膜を形成する前に、高融点金属シリサ
イドの表面にフッ素系イオンを注入して非晶質化し、次
いで酸化を行って上記高融点金属シリサイド上に良好な
耐圧を有する酸化膜を形成し、且つ上記非晶質高融点金
属シリサイドの結晶化を行なう半導体装置の製造方法を
提供するものである。
で、ポリサイド構造の導体の一部をなす高融点金属シリ
サイドについて、アニールする過程で生成した酸化膜を
剥離し、再度酸化膜を形成する前に、高融点金属シリサ
イドの表面にフッ素系イオンを注入して非晶質化し、次
いで酸化を行って上記高融点金属シリサイド上に良好な
耐圧を有する酸化膜を形成し、且つ上記非晶質高融点金
属シリサイドの結晶化を行なう半導体装置の製造方法を
提供するものである。
〈作用〉 シリサイド上に電気的特性の安定した絶縁膜を形成する
本発明によれば、シリサイドからなる導体上に層間絶縁
膜等として使用する酸化膜を形成する際、高融点金属シ
リサイドの少なくとも上面を予めフッ素系イオンの注入
によって非晶質化し、これを酸化して酸化膜を得るた
め、酸化膜成長速度のフッ素系イオン濃度依存性を利用
して、高融点金属シリサイド上に任意の膜厚の酸化膜を
形成でき、更にこの酸化膜は均一で且つ絶縁性にすぐれ
た良質なものとなり、しかも酸化膜と導体との界面を平
滑にすることが可能となる。
本発明によれば、シリサイドからなる導体上に層間絶縁
膜等として使用する酸化膜を形成する際、高融点金属シ
リサイドの少なくとも上面を予めフッ素系イオンの注入
によって非晶質化し、これを酸化して酸化膜を得るた
め、酸化膜成長速度のフッ素系イオン濃度依存性を利用
して、高融点金属シリサイド上に任意の膜厚の酸化膜を
形成でき、更にこの酸化膜は均一で且つ絶縁性にすぐれ
た良質なものとなり、しかも酸化膜と導体との界面を平
滑にすることが可能となる。
〈実施例〉 以下、図面を用いて本発明の一実施例を説明するが、本
発明はこの実施例に限定されるものではない。
発明はこの実施例に限定されるものではない。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す断面図
である。即ち、第１図（ａ）の如く、Si基板１上に絶縁
膜２を形成し、該絶縁膜２上に多結晶シリコン膜３とタ
ングステンシリサイド膜４とを順次形成した後、該多結
晶シリコン膜３とタングステンシリサイド膜４とを例え
ばゲート電極形状にパターニングする。次いで上記ポリ
サイド構造をなす導体の電気的諸特性、例えば抵抗値低
減を図るために熱処理すると第１図（ｂ）の如く、ゲー
ト電極の側面と上面とに酸化膜５が形成され、且つ堆積
時に非晶質状態にあったタングステンシリサイド膜４が
結晶化する。
である。即ち、第１図（ａ）の如く、Si基板１上に絶縁
膜２を形成し、該絶縁膜２上に多結晶シリコン膜３とタ
ングステンシリサイド膜４とを順次形成した後、該多結
晶シリコン膜３とタングステンシリサイド膜４とを例え
ばゲート電極形状にパターニングする。次いで上記ポリ
サイド構造をなす導体の電気的諸特性、例えば抵抗値低
減を図るために熱処理すると第１図（ｂ）の如く、ゲー
ト電極の側面と上面とに酸化膜５が形成され、且つ堆積
時に非晶質状態にあったタングステンシリサイド膜４が
結晶化する。
続いてシリコン基板１本体に不純物領域を形成する準備
等のために、第１図（ｃ）の如く、Si基板１上全面に絶
縁膜を形成し、異方性エッチングを行なってゲート電極
側面にサイドウォール６を形成する。このときタングス
テンシリサイド膜４の表面が露出される。次に、第１図
（ｄ）の如く、ポリサイド構造のゲート電極の上層をな
すタングステンシリサイド膜４表面にF+を１×1016ions
/cm2,18KeVの条件で注入すると、結晶性タングステンシ
リサイド膜４の表面が非晶質12となる。続いて、Si基板
１を750℃に加熱し、酸化雰囲気中で950℃に昇温して60
分間酸化を行なうと、第１図（ｅ）の如く酸化膜13が形
成され、且つ、非晶質タングステンシリサイド膜12は結
晶化されて、結晶性タングステンシリサイド膜12aとな
る。
等のために、第１図（ｃ）の如く、Si基板１上全面に絶
縁膜を形成し、異方性エッチングを行なってゲート電極
側面にサイドウォール６を形成する。このときタングス
テンシリサイド膜４の表面が露出される。次に、第１図
（ｄ）の如く、ポリサイド構造のゲート電極の上層をな
すタングステンシリサイド膜４表面にF+を１×1016ions
/cm2,18KeVの条件で注入すると、結晶性タングステンシ
リサイド膜４の表面が非晶質12となる。続いて、Si基板
１を750℃に加熱し、酸化雰囲気中で950℃に昇温して60
分間酸化を行なうと、第１図（ｅ）の如く酸化膜13が形
成され、且つ、非晶質タングステンシリサイド膜12は結
晶化されて、結晶性タングステンシリサイド膜12aとな
る。
本実施例の如く、結晶化されたタングステンシリサイド
をフッ素系イオンの注入によって結晶を予め乱して非晶
質化を図り、その後に酸化工程を施こすことにより、形
成された酸化膜は均一で良質なものとなって酸化膜とゲ
ート電極との界面は平滑となり、また、酸化膜成長速度
のフッ素系イオン濃度依存性に基づき、タングステンシ
リサイド上の酸化膜膜厚を制御することが可能となる。
をフッ素系イオンの注入によって結晶を予め乱して非晶
質化を図り、その後に酸化工程を施こすことにより、形
成された酸化膜は均一で良質なものとなって酸化膜とゲ
ート電極との界面は平滑となり、また、酸化膜成長速度
のフッ素系イオン濃度依存性に基づき、タングステンシ
リサイド上の酸化膜膜厚を制御することが可能となる。
上記本実施例において、ポリサイサイド構造の導体とし
てゲート電極を採ったが、本発明はこれに限定されるも
のではなく、配線であってもよい。
てゲート電極を採ったが、本発明はこれに限定されるも
のではなく、配線であってもよい。
また、上記本実施例においてイオン種としてF+を用いた
が、本発明はこれに限定されるものではなく、BF+ 2等他
のフッ素系イオンを用いてもよい。
が、本発明はこれに限定されるものではなく、BF+ 2等他
のフッ素系イオンを用いてもよい。
更に、本発明中のイオン注入量及び注入エネルギー等の
イオン注入条件及び酸化方法、温度及び時間等の酸化条
件は上記本実施例に限定されるものではなく、同様の効
果が得られるならば何れの条件を適用してもよい。
イオン注入条件及び酸化方法、温度及び時間等の酸化条
件は上記本実施例に限定されるものではなく、同様の効
果が得られるならば何れの条件を適用してもよい。
第２図は本発明の実施例と従来例におけるタングステン
シリサイド上の酸化膜の膜厚を比較したものであり、横
軸はタングステンシリサイドへのイオン注入量を示し、
縦軸はタングステンシリサイド上に成長した酸化膜の膜
厚を示す。同図中直線Ａは従来例であって、イオン注入
することなくタングステンシリサイドに酸化膜を形成し
たものであり、同図中直線Ｂは本発明の一実施例であっ
てタングステンシリサイドにBF+ 2を45KeVの条件でイオ
ン注入した後酸化したものであり、同図中直線Ｃは本発
明の一実施例であって、タングステンシリサイドにF+を
18KeVの条件でイオン注入した後酸化したものである。
酸化条件は全て酸素雰囲気中、950℃,60分間であり、イ
オン種の投影飛程は全て同一である。
シリサイド上の酸化膜の膜厚を比較したものであり、横
軸はタングステンシリサイドへのイオン注入量を示し、
縦軸はタングステンシリサイド上に成長した酸化膜の膜
厚を示す。同図中直線Ａは従来例であって、イオン注入
することなくタングステンシリサイドに酸化膜を形成し
たものであり、同図中直線Ｂは本発明の一実施例であっ
てタングステンシリサイドにBF+ 2を45KeVの条件でイオ
ン注入した後酸化したものであり、同図中直線Ｃは本発
明の一実施例であって、タングステンシリサイドにF+を
18KeVの条件でイオン注入した後酸化したものである。
酸化条件は全て酸素雰囲気中、950℃,60分間であり、イ
オン種の投影飛程は全て同一である。
同図から明らかなように、同一の酸化時間であっても直
線B,Cの如くイオン注入を行なった方が、酸化膜の膜厚
が大きく形成され、更には同一のイオンであってもイオ
ン注入量の多い方が酸化膜の膜厚が大きいことがわか
る。またイオン種によっても酸化膜の膜厚は異なる。こ
のようにタングステンシリサイド上の酸化膜膜厚がタン
グステンシリサイドに予めイオン注入するイオン種、或
いはイオン注入量に依存することを確認した。
線B,Cの如くイオン注入を行なった方が、酸化膜の膜厚
が大きく形成され、更には同一のイオンであってもイオ
ン注入量の多い方が酸化膜の膜厚が大きいことがわか
る。またイオン種によっても酸化膜の膜厚は異なる。こ
のようにタングステンシリサイド上の酸化膜膜厚がタン
グステンシリサイドに予めイオン注入するイオン種、或
いはイオン注入量に依存することを確認した。
〈発明の効果〉 本発明により、ポリサイド構造を有する導体上に良好な
特性をもつ酸化膜を形成でき、該酸化膜の膜厚を制御で
きるため、導体上の酸化速度を向上させ基板に対して高
い選択比（導体上酸化速度／基板上酸化速度）で酸化膜
を構成できて、導体上のみ十分な厚さの酸化膜で覆うこ
とが容易となり、導体相互間の酸化膜の耐圧を向上させ
ることができる。したがって高い信頼性を要する半導体
装置の製造において、本発明の効果は絶大である。
特性をもつ酸化膜を形成でき、該酸化膜の膜厚を制御で
きるため、導体上の酸化速度を向上させ基板に対して高
い選択比（導体上酸化速度／基板上酸化速度）で酸化膜
を構成できて、導体上のみ十分な厚さの酸化膜で覆うこ
とが容易となり、導体相互間の酸化膜の耐圧を向上させ
ることができる。したがって高い信頼性を要する半導体
装置の製造において、本発明の効果は絶大である。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す断面
図、第２図は本発明の実施例と従来例とを比較した図、
第３図（ａ）・（ｂ）はポリサイド構造のゲート電極作
成プロセスを示す断面図、第４図（ａ）・（ｂ）は従来
例を示す断面図である。 1.シリコン基板、2.絶縁膜、3.多結晶シリコン膜、4.タ
ングステンシリサイド膜、5.酸化膜、6.サイドウォー
ル、12.非晶質タングステンシリサイド膜、12a.結晶性
タングステンシリサイド膜、13.酸化膜
図、第２図は本発明の実施例と従来例とを比較した図、
第３図（ａ）・（ｂ）はポリサイド構造のゲート電極作
成プロセスを示す断面図、第４図（ａ）・（ｂ）は従来
例を示す断面図である。 1.シリコン基板、2.絶縁膜、3.多結晶シリコン膜、4.タ
ングステンシリサイド膜、5.酸化膜、6.サイドウォー
ル、12.非晶質タングステンシリサイド膜、12a.結晶性
タングステンシリサイド膜、13.酸化膜
Claims (1)
- 【請求項１】多結晶シリコン上に高融点金属のシリサイ
ドを堆積してなる半導体装置の製造方法において、 堆積後に熱処理工程を経た高融点金属シリサイドの表面
をフッ素系イオンの注入により非晶質化する工程と、 該非晶質高融点金属シリサイドを酸化雰囲気中で熱処理
する工程とを備えてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270599A JPH0682668B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270599A JPH0682668B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112755A JPH01112755A (ja) | 1989-05-01 |
| JPH0682668B2 true JPH0682668B2 (ja) | 1994-10-19 |
Family
ID=17488343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270599A Expired - Fee Related JPH0682668B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682668B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474425A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07312353A (ja) * | 1994-05-17 | 1995-11-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
| CN102543703B (zh) * | 2010-12-29 | 2014-11-26 | 中芯国际集成电路制造(北京)有限公司 | 纳米晶快闪存储器栅极的制造方法 |
-
1987
- 1987-10-27 JP JP62270599A patent/JPH0682668B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICES MEETING=1985 * |
| SOLID STAE TECHNOLOGY=1985 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01112755A (ja) | 1989-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |