JPH03227516A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03227516A JPH03227516A JP2022445A JP2244590A JPH03227516A JP H03227516 A JPH03227516 A JP H03227516A JP 2022445 A JP2022445 A JP 2022445A JP 2244590 A JP2244590 A JP 2244590A JP H03227516 A JPH03227516 A JP H03227516A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８型半導体装置の新規なゲート電極の製
造方法に関するものである。
造方法に関するものである。
従来の技術
従来、一導電型半導体基板中に設けられたソース領域及
びドレイン領域にはさまれたチャンネル領域上に、ゲー
ト絶縁膜となりうる酸化シリコン膜を備え、前記絶縁膜
上にゲート電極を備えたＭＯ８型半導体装置がよく知ら
れている。従来のゲート電極材料としては、燐などの不
純物を含んだ多結晶シリコン膜が、主に使用されている
が、その製造方法は、多結晶シリコン膜をＬＰＣＶＤ法
により成長後、イオン注入法または、ＰＨ３（ボスフィ
ン）を用いた熱拡散法により、多結晶シリコン膜中に燐
などの不純物を含ませ、抵抗を下げている。
びドレイン領域にはさまれたチャンネル領域上に、ゲー
ト絶縁膜となりうる酸化シリコン膜を備え、前記絶縁膜
上にゲート電極を備えたＭＯ８型半導体装置がよく知ら
れている。従来のゲート電極材料としては、燐などの不
純物を含んだ多結晶シリコン膜が、主に使用されている
が、その製造方法は、多結晶シリコン膜をＬＰＣＶＤ法
により成長後、イオン注入法または、ＰＨ３（ボスフィ
ン）を用いた熱拡散法により、多結晶シリコン膜中に燐
などの不純物を含ませ、抵抗を下げている。
近年、半導体集積回路の高速化に伴い、前記多結晶シリ
コン膜では、抵抗が大きすぎ、信号の遅延が問題となっ
てきたため、前記多結晶シリコン膜上に高融点シリサイ
ド膜をＬＰＣＶＤ法により蒸着し使用する方法がさかん
に使用されている。
コン膜では、抵抗が大きすぎ、信号の遅延が問題となっ
てきたため、前記多結晶シリコン膜上に高融点シリサイ
ド膜をＬＰＣＶＤ法により蒸着し使用する方法がさかん
に使用されている。
発明が解決しようとする課題
しかしながら、前記多結晶シリコン膜は高温で非常に酸
化されやすいため、その後に形成する高融点シリサイド
膜との密着性が悪く、高融点シリサイド膜のはがれ等、
信頼性上の問題点をかかえていた。
化されやすいため、その後に形成する高融点シリサイド
膜との密着性が悪く、高融点シリサイド膜のはがれ等、
信頼性上の問題点をかかえていた。
本発明の目的は、こうした問題に鑑み、ＭＯ３型半導体
装置の高速化に対して、信頼性の高いゲート電極を形成
するための製造方法を提供することにある。
装置の高速化に対して、信頼性の高いゲート電極を形成
するための製造方法を提供することにある。
課題を解決するための手段
上記目的を達成するために本発明は、一導電型半導体基
板中に設けられたソース領域及びドレイン領域にはさま
れたチャンネル領域上に、ケート絶縁膜となりうる酸化
シリコン膜を備え、前記酸化シリコン膜上にゲート電極
を備えたゲート構造を有する半導体装置において、前記
ゲート電極の形成にあたり、燐などの不純物を含んだ多
結晶シリコン膜を形成する第１層と、不純物を含まない
多結晶シリコン膜を形成する第２層を連続して、同一装
置内で形成することを特徴とするものであり、さらに前
記第２層の多結晶シリコン膜を形成後、高融点金属シリ
サイド膜または、高融点金属膜をＬＰＣＶＤ法により形
成することを特徴とし、さらに前記蒸着膜のアニールを
１０００℃。
板中に設けられたソース領域及びドレイン領域にはさま
れたチャンネル領域上に、ケート絶縁膜となりうる酸化
シリコン膜を備え、前記酸化シリコン膜上にゲート電極
を備えたゲート構造を有する半導体装置において、前記
ゲート電極の形成にあたり、燐などの不純物を含んだ多
結晶シリコン膜を形成する第１層と、不純物を含まない
多結晶シリコン膜を形成する第２層を連続して、同一装
置内で形成することを特徴とするものであり、さらに前
記第２層の多結晶シリコン膜を形成後、高融点金属シリ
サイド膜または、高融点金属膜をＬＰＣＶＤ法により形
成することを特徴とし、さらに前記蒸着膜のアニールを
１０００℃。
３０分、窒素雰囲気中で行うことを特徴とするものであ
る。
る。
作用
本発明によるゲート電極の形成方法によれば、ゲート絶
縁膜として使われる、酸化シリコン膜上に燐などの不純
物を含んだ多結晶シリコン膜を形成し、その後連続して
、同一装置内で不純物を含まない多結晶シリコン膜を形
成することにより、従来、不純物を含まない多結晶シリ
コン膜を形成後、別の装置にて、イオン注入法または、
ＰＨ３を用いた熱拡散法などにより、前記多結晶シリコ
ン膜中に燐などの不純物を含ませ抵抗を下げる方法に比
べて、工程の短縮ができ、しかも同一装置内でゲート電
極の形成ができるため、パーティクル等の付着を少なく
することができる。さらに、表面は、不純物を含まない
多結晶シリコン膜で覆われているため、高温においても
表面が酸化されにくくなり、半導体装置の高速化に対応
した、その後の高融点金属シリサイド膜または、高融点
金属膜の形成、さらに、その後の高温における酸化工程
において問題となる膜のはがれ等、信頼性上の問題点を
解決するものである。
縁膜として使われる、酸化シリコン膜上に燐などの不純
物を含んだ多結晶シリコン膜を形成し、その後連続して
、同一装置内で不純物を含まない多結晶シリコン膜を形
成することにより、従来、不純物を含まない多結晶シリ
コン膜を形成後、別の装置にて、イオン注入法または、
ＰＨ３を用いた熱拡散法などにより、前記多結晶シリコ
ン膜中に燐などの不純物を含ませ抵抗を下げる方法に比
べて、工程の短縮ができ、しかも同一装置内でゲート電
極の形成ができるため、パーティクル等の付着を少なく
することができる。さらに、表面は、不純物を含まない
多結晶シリコン膜で覆われているため、高温においても
表面が酸化されにくくなり、半導体装置の高速化に対応
した、その後の高融点金属シリサイド膜または、高融点
金属膜の形成、さらに、その後の高温における酸化工程
において問題となる膜のはがれ等、信頼性上の問題点を
解決するものである。
実施例
本発明の具体的な実施例を図面を用いて説明する。
第１図は、本発明の一実施例の半導体装置の断面図であ
る。
る。
次に、本発明の半導体装置の製造方法の一実施例を第２
図（ａｌ〜（ｆｌを用いて説明する。
図（ａｌ〜（ｆｌを用いて説明する。
まず、第２図（ａｌに示すように、Ｐ型シリコン基板ｌ
全面に酸化シリコン膜２を２００人形成し、さらに窒化
シリコン膜３を９００人程変形成した後、素子分離のた
め所定の部分を公知のフォトエツチング技術でエツチン
グを行う。
全面に酸化シリコン膜２を２００人形成し、さらに窒化
シリコン膜３を９００人程変形成した後、素子分離のた
め所定の部分を公知のフォトエツチング技術でエツチン
グを行う。
次いで、第２図（ｂｌに示すように、通常の熱酸化法に
より、フィールド酸化膜４を５０００λ程度形成させる
。
より、フィールド酸化膜４を５０００λ程度形成させる
。
次に、第２図ｆｃｌに示すように、窒化シリコン膜３と
その下の酸化シリコン膜２を順次エツチングした後、ゲ
ート絶縁膜となりうる酸化シリコン膜５を１５０人形成
する。
その下の酸化シリコン膜２を順次エツチングした後、ゲ
ート絶縁膜となりうる酸化シリコン膜５を１５０人形成
する。
次いで、第２図（ｄｌに示すように、酸化シリコン膜５
上に、温度６００℃、圧力５０Ｐａ、ＳｉＨ＜（シラン
）９００ＳＣＣＭ、ＰＨ３（ホスフィン）１０８ＣＣＭ
の条件において、燐を含んだ多結晶シリコン膜６を１５
００λ程度形成し、さらに連続して、同一装置内で、Ｓ
ｉＨ４３００ｓｃｃＭ。
上に、温度６００℃、圧力５０Ｐａ、ＳｉＨ＜（シラン
）９００ＳＣＣＭ、ＰＨ３（ホスフィン）１０８ＣＣＭ
の条件において、燐を含んだ多結晶シリコン膜６を１５
００λ程度形成し、さらに連続して、同一装置内で、Ｓ
ｉＨ４３００ｓｃｃＭ。
圧力３０Ｐａ、温度６００℃の条件において、不純物を
含まない多結晶シリコン膜７を５００人形成する。さら
に、別の装置を用いて、温度３８０℃、圧力３０Ｐａ、
ＳＳｉＨ４１Ｏ００ＳＣＣ。
含まない多結晶シリコン膜７を５００人形成する。さら
に、別の装置を用いて、温度３８０℃、圧力３０Ｐａ、
ＳＳｉＨ４１Ｏ００ＳＣＣ。
ＷＦ６ （六フッ化タングステン）４ＳＣＣＭＨｅ４０
０ＳＣ，ＣＭの条件において、高融点金属シリサイド膜
である、ＷＳ１２（タングステンシリサイド膜）８を２
０００人程形変形る。
０ＳＣ，ＣＭの条件において、高融点金属シリサイド膜
である、ＷＳ１２（タングステンシリサイド膜）８を２
０００人程形変形る。
次いで、第２図（ｅｌに示すように、ゲートとなりうる
部分を残して、多結晶シリコン膜６，７、タングステン
シリサイド膜８、酸化シリコン膜５をフォトレジストを
用いた公知のエツチング技術により、パターニングを行
い、さらに、１０００℃、３０分、窒素雰囲気中でアニ
ール処理を行い、不純物を含んだ多結晶膜６中の不純物
を不純物を含まない多結晶シリコン膜７中へ拡散させる
。
部分を残して、多結晶シリコン膜６，７、タングステン
シリサイド膜８、酸化シリコン膜５をフォトレジストを
用いた公知のエツチング技術により、パターニングを行
い、さらに、１０００℃、３０分、窒素雰囲気中でアニ
ール処理を行い、不純物を含んだ多結晶膜６中の不純物
を不純物を含まない多結晶シリコン膜７中へ拡散させる
。
次に、セルファラインでヒ素イオンをイオン注入で打ち
込み、ソース９．ドレイン１０を形成する。
込み、ソース９．ドレイン１０を形成する。
次に、第２図＋ｆ）に示すように、公知の気相成長法に
より、酸化シリコン膜１）を全面に被着した後、ソース
、ドレインの押し込みと、酸化シリコン膜１）の緻密化
のために、８５０℃で２０分間窒素雰囲気中で熱処理を
行う。最後に、公知のフォトエツチング技術により、コ
ンタクト孔を開孔し、アルミニウム電極１２を形成し、
ＭＯ８型半導体装置を作製することができる。
より、酸化シリコン膜１）を全面に被着した後、ソース
、ドレインの押し込みと、酸化シリコン膜１）の緻密化
のために、８５０℃で２０分間窒素雰囲気中で熱処理を
行う。最後に、公知のフォトエツチング技術により、コ
ンタクト孔を開孔し、アルミニウム電極１２を形成し、
ＭＯ８型半導体装置を作製することができる。
なお、本実施例では、ＮチャンネルＭＯＳトランジスタ
の場合について述べたが、ＰチャンネルＭＯ８）ランジ
スタでも良いことは言うまでもない。
の場合について述べたが、ＰチャンネルＭＯ８）ランジ
スタでも良いことは言うまでもない。
発明の詳細
な説明したところから明らかなように、本発明の製造方
法によれば、ＭＯ８型半導体装置において、安定なゲー
ト電極を形成することが可能になり、しかも工程を短縮
することができ、前記装置の信頼性向上に大きく寄与す
るものである。
法によれば、ＭＯ８型半導体装置において、安定なゲー
ト電極を形成することが可能になり、しかも工程を短縮
することができ、前記装置の信頼性向上に大きく寄与す
るものである。
第１図は本発明実施例によるＭＯ８型半導体装置の断面
図、第２図ｆａｔ〜げ）は本発明の一実施例を説明する
ための工程順断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・窒化シリコン膜、４・・・
・・・フィールド酸化膜、５・・・・・・酸化シリコン
膜、６・・・・・・燐を含んだ多結晶シリコン膜、７・
・・・・・多結晶ンリコン膜、８・・・・・・タングス
テンシリサイド膜、９・・・・・・ソース領域、１０・
・・・・・ドレイン領域、１）・・・・・・酸化シリコ
ン膜、１２・・・・・・アルミニウム電極。
図、第２図ｆａｔ〜げ）は本発明の一実施例を説明する
ための工程順断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・窒化シリコン膜、４・・・
・・・フィールド酸化膜、５・・・・・・酸化シリコン
膜、６・・・・・・燐を含んだ多結晶シリコン膜、７・
・・・・・多結晶ンリコン膜、８・・・・・・タングス
テンシリサイド膜、９・・・・・・ソース領域、１０・
・・・・・ドレイン領域、１）・・・・・・酸化シリコ
ン膜、１２・・・・・・アルミニウム電極。
Claims (3)
- （１）一導電型半導体基板中に設けられたソース領域及
びドレイン領域にはさまれたチャンネル領域上に、ゲー
ト絶縁膜となりうる酸化シリコン膜を備え、前記酸化シ
リコン膜上にゲート電極を備えたゲート構造を有する半
導体装置の、前記ゲート電極を、不純物を含んだ多結晶
シリコン膜よりなる第１層と、不純物を含まない多結晶
シリコン膜よりなる第２層とを連続して、同一装置内で
形成する工程を備えたことを特徴とする半導体装置の製
造方法。 - （２）第２層の多結晶シリコン膜を形成後、更に高融点
金属シリサイド膜または、高融点金属膜をＬＰＣＶＤ法
により、形成する工程を備えたことを特徴とする請求項
（１）記載の半導体装置の製造方法。 - （３）蒸着膜のアニールを、１０００℃、３０分、窒素
雰囲気中で行うことを特徴とする請求項（２）記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022445A JPH03227516A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022445A JPH03227516A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227516A true JPH03227516A (ja) | 1991-10-08 |
Family
ID=12082908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022445A Pending JPH03227516A (ja) | 1990-02-01 | 1990-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227516A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623165A (en) * | 1993-03-16 | 1997-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| JPH09167743A (ja) * | 1995-10-31 | 1997-06-24 | Internatl Business Mach Corp <Ibm> | 半導体チップ上に低応力ポリサイド導体を形成する方法 |
| JPH10242065A (ja) * | 1997-02-20 | 1998-09-11 | Siemens Ag | ポリシリコン層及び層構造の製造方法並びにパターニング方法 |
| US6001712A (en) * | 1993-03-16 | 1999-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| JP2005072237A (ja) * | 2003-08-25 | 2005-03-17 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006013423A (ja) * | 2004-06-29 | 2006-01-12 | Hynix Semiconductor Inc | 半導体素子のポリシリコン膜形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155482U (ja) * | 1980-04-19 | 1981-11-20 |
-
1990
- 1990-02-01 JP JP2022445A patent/JPH03227516A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56155482U (ja) * | 1980-04-19 | 1981-11-20 |
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