JPS6097662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6097662A JPS6097662A JP58205171A JP20517183A JPS6097662A JP S6097662 A JPS6097662 A JP S6097662A JP 58205171 A JP58205171 A JP 58205171A JP 20517183 A JP20517183 A JP 20517183A JP S6097662 A JPS6097662 A JP S6097662A
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- JP
- Japan
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- silicon nitride
- nitride film
- film
- silicon
- mask
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にしきい値電
圧の異なる複数のＭＯ３型トランジスタを同一シリコン
基板上に形成する方法に関するものである。
圧の異なる複数のＭＯ３型トランジスタを同一シリコン
基板上に形成する方法に関するものである。
従来例の構成とその問題点
半導体製品、と９わけ、ＭＯ３型半導体集積回路装置は
、集積度が増すと共に、多機能化への要求も大きくなっ
ている。多機能化が進むにつｎて同−品種内にしきい値
電圧の異なるトランジスタが数種類要求さ几るようにな
ってきた。
、集積度が増すと共に、多機能化への要求も大きくなっ
ている。多機能化が進むにつｎて同−品種内にしきい値
電圧の異なるトランジスタが数種類要求さ几るようにな
ってきた。
しきい値電圧の異なる複数のＭＯ３型トランジスタの形
成方法としては従来はチャネル領域への不純物の注入量
を変える方法が採られていた。
成方法としては従来はチャネル領域への不純物の注入量
を変える方法が採られていた。
第１図は、従来の方法により形成されたしきい値電圧の
異なる２種類のトランジスタの素子構造断面図である。
異なる２種類のトランジスタの素子構造断面図である。
図中、一方のトランジスタ（Ｔｒ、１）のチャネル領域
には不純物は注入されていないが、他方のトランジスタ
（Ｔｒ、２）のチャネル領域にはソース・ドレインと同
じ型の不純物（例えばｎチャンネルタイプならばヒ素、
ｐチャンネルタイプならばボロン）が注入されている為
、しきい値電圧はトランジスタ（“ｒｒ、２）の方がト
ランジスタ（Ｔｒ、１）より低い値を得ることができる
。しかし、チャネル領域への不純物の注入によるしきい
値電圧の制御は、その後の工程で、温度の影響により表
面不純物濃度が変動する為、その安定化がなかなか困難
であった。
には不純物は注入されていないが、他方のトランジスタ
（Ｔｒ、２）のチャネル領域にはソース・ドレインと同
じ型の不純物（例えばｎチャンネルタイプならばヒ素、
ｐチャンネルタイプならばボロン）が注入されている為
、しきい値電圧はトランジスタ（“ｒｒ、２）の方がト
ランジスタ（Ｔｒ、１）より低い値を得ることができる
。しかし、チャネル領域への不純物の注入によるしきい
値電圧の制御は、その後の工程で、温度の影響により表
面不純物濃度が変動する為、その安定化がなかなか困難
であった。
発明の目的
本発明は、上記の問題点の解決を図った半導体装置の製
造方法を提供するものである。
造方法を提供するものである。
発明の構成
本発明の半導体装置の製造方法は、素子分離用二酸化シ
リコン膜が形成さｎたシリコン基板上に、−回目のゲー
ト酸化を行い、次いで窒化シリコン膜を全面に蒸着し、
パターニングを行った後、この窒化シリコン膜をマスク
として第二回目のゲート酸化を行うことにより、厚さの
異なるゲート酸化膜を形成する方法でおり、これにより
、２つのＭＯ３型トランジスタのしきい値は確実に変え
られ、その安定性もよい。
リコン膜が形成さｎたシリコン基板上に、−回目のゲー
ト酸化を行い、次いで窒化シリコン膜を全面に蒸着し、
パターニングを行った後、この窒化シリコン膜をマスク
として第二回目のゲート酸化を行うことにより、厚さの
異なるゲート酸化膜を形成する方法でおり、これにより
、２つのＭＯ３型トランジスタのしきい値は確実に変え
られ、その安定性もよい。
実施例の説明
本発明の一実施例として、しきい値電圧の異なる２種類
の工／ハノスメント型ＭＯ３Ｉ−ランジスタの形成方法
を以下に説明する。
の工／ハノスメント型ＭＯ３Ｉ−ランジスタの形成方法
を以下に説明する。
まず第２図は本発明の方法により形成さした素子の構造
を示すための図であり、トランジスタ（Ｔｒ。３）はポ
リシリコンゲート４−二酸化シリコン膜３１−シリコン
１構造になっているのに対して、トランジスタ（Ｔｒ、
４）は、ポリシリコンゲート４−二酸化シリコン膜３１
−二酸化／リコン膜３２−シリコン１構造になっており
ゲート酸化膜膜厚が異なる為に、しきい値電圧の異なる
二種類のＭＯＳ）ランジスタが形成されている。
を示すための図であり、トランジスタ（Ｔｒ。３）はポ
リシリコンゲート４−二酸化シリコン膜３１−シリコン
１構造になっているのに対して、トランジスタ（Ｔｒ、
４）は、ポリシリコンゲート４−二酸化シリコン膜３１
−二酸化／リコン膜３２−シリコン１構造になっており
ゲート酸化膜膜厚が異なる為に、しきい値電圧の異なる
二種類のＭＯＳ）ランジスタが形成されている。
第３図ａ −／ Ｃはその製造方法全説明する為の工程
順断面図である。まず、第３図ａに示されているように
、シリコン基板１上に素子分離用二酸化シリコン膜２を
熱酸化により８０００八成長させた後、二つの素子形成
用基板表面に１回目のゲート酸化として３００人の二酸
化シリコン膜３１を熱酸化法により成長させる。その後
、窒化シリコン膜７を、ＬＰＣＶＤ法により、１０００
八堆積させ、次いで、これを、周知のレジストパターン
をマスクとして、他方の素子形成用基板表面部、すなわ
ち、２回目のゲート酸化を行う部分の窒化シリコン膜を
、プラズマエツチング法を用いて、除去する（第３図ｂ
）。次に、この窒化シリコン膜７をマスクとして、２回
目のゲート酸化全熱酸化により行い、３００人の二酸化
シリコン膜３２を成長させた後、ポリシリコン層４をＬ
ＰＣＶＤ法により４０ｏ○入堆積させ、このポリシリコ
ン層４のゲート電極パターニングを行う（第３図Ｃ）０
その後、このポリシリコン膜をマスクとして二酸化シリ
コン膜の選択的エツチングを行い、次いで、ンースφド
レイン拡散を行うことによ！ｌｌ第２図に示すような素
子構造が得ら几る〇 発明の効果 本発明の方法によれば、しきい値電圧の異なるＭＯ３型
トランジスタを、その後の工程の熱処理温度による影響
なしに形成することができる。
順断面図である。まず、第３図ａに示されているように
、シリコン基板１上に素子分離用二酸化シリコン膜２を
熱酸化により８０００八成長させた後、二つの素子形成
用基板表面に１回目のゲート酸化として３００人の二酸
化シリコン膜３１を熱酸化法により成長させる。その後
、窒化シリコン膜７を、ＬＰＣＶＤ法により、１０００
八堆積させ、次いで、これを、周知のレジストパターン
をマスクとして、他方の素子形成用基板表面部、すなわ
ち、２回目のゲート酸化を行う部分の窒化シリコン膜を
、プラズマエツチング法を用いて、除去する（第３図ｂ
）。次に、この窒化シリコン膜７をマスクとして、２回
目のゲート酸化全熱酸化により行い、３００人の二酸化
シリコン膜３２を成長させた後、ポリシリコン層４をＬ
ＰＣＶＤ法により４０ｏ○入堆積させ、このポリシリコ
ン層４のゲート電極パターニングを行う（第３図Ｃ）０
その後、このポリシリコン膜をマスクとして二酸化シリ
コン膜の選択的エツチングを行い、次いで、ンースφド
レイン拡散を行うことによ！ｌｌ第２図に示すような素
子構造が得ら几る〇 発明の効果 本発明の方法によれば、しきい値電圧の異なるＭＯ３型
トランジスタを、その後の工程の熱処理温度による影響
なしに形成することができる。
第１図は従来の方法により形成されたしきい値電圧の異
なる２種類のトランジスタの素子構造断面図、第２図は
本発明の方法によって得られるしきい値電圧の異なる２
種類のトランジスタの素子構造断面図、そして第３図ａ
−ｃは本発明実施例を説明する工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
のための二酸化シリコン膜、３・・・・・・ゲート錯化
膜、４・・・・・・ポリシリコンゲート、５・・・・・
ソース・ドレイン拡散層、６・・・・・チャネル注入層
、７・・・・・・窒化シリコン膜、３１・・・・・・第
１のゲート酸化膜、３２・・・・・・第２のゲート酸化
膜。
なる２種類のトランジスタの素子構造断面図、第２図は
本発明の方法によって得られるしきい値電圧の異なる２
種類のトランジスタの素子構造断面図、そして第３図ａ
−ｃは本発明実施例を説明する工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
のための二酸化シリコン膜、３・・・・・・ゲート錯化
膜、４・・・・・・ポリシリコンゲート、５・・・・・
ソース・ドレイン拡散層、６・・・・・チャネル注入層
、７・・・・・・窒化シリコン膜、３１・・・・・・第
１のゲート酸化膜、３２・・・・・・第２のゲート酸化
膜。
Claims (1)
- 複数の素子形成用基板表面に第１のゲート用二酸化シリ
コン膜を成長させる工程、前記第１のゲート用二酸化シ
リコン膜上に窒化シリコン膜を選択形成する工程、前記
窒化シリコン膜をマスクとして前記第１のゲート用二酸
化シリコン膜上に第２のゲート用二酸化シリコン膜を成
長させる工程、及び前記窒化シリコン膜を除去し、前記
第１．第２のゲート用二酸化シリコン膜上にゲート電極
を形成する工程をそなえた半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205171A JPS6097662A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205171A JPS6097662A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097662A true JPS6097662A (ja) | 1985-05-31 |
Family
ID=16502593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205171A Pending JPS6097662A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116968A (ja) * | 1989-09-29 | 1991-05-17 | Sharp Corp | 半導体装置の製造方法 |
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006237425A (ja) * | 2005-02-28 | 2006-09-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-11-01 JP JP58205171A patent/JPS6097662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116968A (ja) * | 1989-09-29 | 1991-05-17 | Sharp Corp | 半導体装置の製造方法 |
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006237425A (ja) * | 2005-02-28 | 2006-09-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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