JPS6097662A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6097662A
JPS6097662A JP58205171A JP20517183A JPS6097662A JP S6097662 A JPS6097662 A JP S6097662A JP 58205171 A JP58205171 A JP 58205171A JP 20517183 A JP20517183 A JP 20517183A JP S6097662 A JPS6097662 A JP S6097662A
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JP
Japan
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silicon nitride
nitride film
film
silicon
mask
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Pending
Application number
JP58205171A
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English (en)
Inventor
Takashi Taniguchi
隆 谷口
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP58205171A priority Critical patent/JPS6097662A/ja
Publication of JPS6097662A publication Critical patent/JPS6097662A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8236Combination of enhancement and depletion transistors

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関し、特にしきい値電
圧の異なる複数のMO3型トランジスタを同一シリコン
基板上に形成する方法に関するものである。
従来例の構成とその問題点 半導体製品、と9わけ、MO3型半導体集積回路装置は
、集積度が増すと共に、多機能化への要求も大きくなっ
ている。多機能化が進むにつnて同−品種内にしきい値
電圧の異なるトランジスタが数種類要求さ几るようにな
ってきた。
しきい値電圧の異なる複数のMO3型トランジスタの形
成方法としては従来はチャネル領域への不純物の注入量
を変える方法が採られていた。
第1図は、従来の方法により形成されたしきい値電圧の
異なる2種類のトランジスタの素子構造断面図である。
図中、一方のトランジスタ(Tr、1)のチャネル領域
には不純物は注入されていないが、他方のトランジスタ
(Tr、2)のチャネル領域にはソース・ドレインと同
じ型の不純物(例えばnチャンネルタイプならばヒ素、
pチャンネルタイプならばボロン)が注入されている為
、しきい値電圧はトランジスタ(“rr、2)の方がト
ランジスタ(Tr、1)より低い値を得ることができる
。しかし、チャネル領域への不純物の注入によるしきい
値電圧の制御は、その後の工程で、温度の影響により表
面不純物濃度が変動する為、その安定化がなかなか困難
であった。
発明の目的 本発明は、上記の問題点の解決を図った半導体装置の製
造方法を提供するものである。
発明の構成 本発明の半導体装置の製造方法は、素子分離用二酸化シ
リコン膜が形成さnたシリコン基板上に、−回目のゲー
ト酸化を行い、次いで窒化シリコン膜を全面に蒸着し、
パターニングを行った後、この窒化シリコン膜をマスク
として第二回目のゲート酸化を行うことにより、厚さの
異なるゲート酸化膜を形成する方法でおり、これにより
、2つのMO3型トランジスタのしきい値は確実に変え
られ、その安定性もよい。
実施例の説明 本発明の一実施例として、しきい値電圧の異なる2種類
の工/ハノスメント型MO3I−ランジスタの形成方法
を以下に説明する。
まず第2図は本発明の方法により形成さした素子の構造
を示すための図であり、トランジスタ(Tr。3)はポ
リシリコンゲート4−二酸化シリコン膜31−シリコン
1構造になっているのに対して、トランジスタ(Tr、
4)は、ポリシリコンゲート4−二酸化シリコン膜31
−二酸化/リコン膜32−シリコン1構造になっており
ゲート酸化膜膜厚が異なる為に、しきい値電圧の異なる
二種類のMOS)ランジスタが形成されている。
第3図a −/ Cはその製造方法全説明する為の工程
順断面図である。まず、第3図aに示されているように
、シリコン基板1上に素子分離用二酸化シリコン膜2を
熱酸化により8000八成長させた後、二つの素子形成
用基板表面に1回目のゲート酸化として300人の二酸
化シリコン膜31を熱酸化法により成長させる。その後
、窒化シリコン膜7を、LPCVD法により、1000
八堆積させ、次いで、これを、周知のレジストパターン
をマスクとして、他方の素子形成用基板表面部、すなわ
ち、2回目のゲート酸化を行う部分の窒化シリコン膜を
、プラズマエツチング法を用いて、除去する(第3図b
)。次に、この窒化シリコン膜7をマスクとして、2回
目のゲート酸化全熱酸化により行い、300人の二酸化
シリコン膜32を成長させた後、ポリシリコン層4をL
PCVD法により40o○入堆積させ、このポリシリコ
ン層4のゲート電極パターニングを行う(第3図C)0
その後、このポリシリコン膜をマスクとして二酸化シリ
コン膜の選択的エツチングを行い、次いで、ンースφド
レイン拡散を行うことによ!ll第2図に示すような素
子構造が得ら几る〇 発明の効果 本発明の方法によれば、しきい値電圧の異なるMO3型
トランジスタを、その後の工程の熱処理温度による影響
なしに形成することができる。
【図面の簡単な説明】
第1図は従来の方法により形成されたしきい値電圧の異
なる2種類のトランジスタの素子構造断面図、第2図は
本発明の方法によって得られるしきい値電圧の異なる2
種類のトランジスタの素子構造断面図、そして第3図a
 −cは本発明実施例を説明する工程順断面図である。 1・・・・・・シリコン基板、2・・・・・・素子分離
のための二酸化シリコン膜、3・・・・・・ゲート錯化
膜、4・・・・・・ポリシリコンゲート、5・・・・・
ソース・ドレイン拡散層、6・・・・・チャネル注入層
、7・・・・・・窒化シリコン膜、31・・・・・・第
1のゲート酸化膜、32・・・・・・第2のゲート酸化
膜。

Claims (1)

    【特許請求の範囲】
  1. 複数の素子形成用基板表面に第1のゲート用二酸化シリ
    コン膜を成長させる工程、前記第1のゲート用二酸化シ
    リコン膜上に窒化シリコン膜を選択形成する工程、前記
    窒化シリコン膜をマスクとして前記第1のゲート用二酸
    化シリコン膜上に第2のゲート用二酸化シリコン膜を成
    長させる工程、及び前記窒化シリコン膜を除去し、前記
    第1.第2のゲート用二酸化シリコン膜上にゲート電極
    を形成する工程をそなえた半導体装置の製造方法0
JP58205171A 1983-11-01 1983-11-01 半導体装置の製造方法 Pending JPS6097662A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03116968A (ja) * 1989-09-29 1991-05-17 Sharp Corp 半導体装置の製造方法
JP2002313941A (ja) * 2001-04-12 2002-10-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006237425A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 半導体装置の製造方法

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