JPH09102550A

JPH09102550A - Ｌｄｄｃｍｏｓ形成方法

Info

Publication number: JPH09102550A
Application number: JP8113886A
Authority: JP
Inventors: Shen Wan Chyi; シェンワンチー; Riian Chien Min; リーアンチェンミン
Original assignee: Mosel Vitelic Inc
Current assignee: Mosel Vitelic Inc
Priority date: 1995-05-09
Filing date: 1996-05-08
Publication date: 1997-04-15
Also published as: US6020231A

Abstract

(57)【要約】【課題】通常の装置よりも少ないマクキング段階でＣ
ＭＯＳ集積回路装置を製造する方法を提供する。【解決手段】本発明の方法は、ウェル領域を有する半
導体基板、ゲート絶縁層、及びポリシリコンゲート電極
を供給する段階を含む。ゲート絶縁層は、ウェル領域の
上に横たわり、ポリシリコンゲート電極は、ゲート絶縁
層の上に横たわっている。また、本発明の方法は、ポリ
シリコンゲート電極の上に横たわっている第１の熱酸化
物厚みと露出した領域の上に横たわっている第２の熱酸
化物厚みを形成することも含む。第１の熱酸化物厚み
は、第２の熱酸化物厚みより大きく、かつ両方の層は、
同じ段階中に画定される。マスクは、第１のＬＤＤ領域
及び第１のソースドレイン領域を露出する。次に、本
発明の方法は、第１の熱酸化物厚み及び第２の熱酸化物
厚みを通して第１の不純物を角度注入し、かつ第２の熱
酸化物厚みを通して第２の不純物を注入し、それによ
り、単一マクキング段階で完全なソース／ドレイン領域
を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路及びそ
の製造に関するものであり、より具体的には、本発明
は、電界効果トランジスタの薄いドープドレイン（ＬＤ
Ｄ）領域の製造に関し、特に、相補形酸化金属シリコン
電界効果（ＣＭＯＳ）トランジスタの製造に関するが、
本発明は、より広い適用範囲を有するということが認識
されるであろう。ほんの例として、本発明は、酸化金属
半導体電界効果（ＭＯＳ）トランジスタ、バイポーラＣ
ＭＯＳ電界効果（ＢｉＣＭＯＳ）トランジスタ、等のよ
うな他の半導体装置の製造に適用されうる。

【０００２】

【従来の技術】産業は、ＣＭＯＳ集積回路装置の製造の
ために多数の技術を用いるかまたは提案し、特にＬＤＤ
ＣＭＯＳ製法を用いるかまたは提案する。製造処理の
一例は、ウェル領域上にゲート電極を画定する段階を含
む。ゲート電極を経由して、ＬＤＤ領域は、自動調心式
注入処理によってウェル領域上に形成される。次に、側
壁スペーサが化学的気相成長（ＣＶＤ）技術によってゲ
ート電極側面上に形成される。続いて、第２高次(secon
d higher) ドーズ注入がＬＤＤ領域の周辺部内で行われ
る。ＬＤＤ領域と第２高次ドーズ注入の組合せは、ＣＭ
ＯＳ装置に対するソース／ドレイン領域を画定する。Ｃ
ＭＯＳ製造に対するそのようなＬＤＤの詳細は、以下の
図１〜図９に示される。通常のＣＭＯＳ装置に対するＬ
ＤＤ構造の制限は、装置の形状寸法が減少するときに側
壁スペーサの寸法を制御することがしばしば難しいこと
である。例えば、通常の装置のゲート電極は、約１ミク
ロン以下である。従って、側壁スペーサは、約０．２ミ
クロン以下の対応している幅を含む。そのような側壁ス
ペーサを形成するための通常の製造技術は、酸化層（酸
化膜）のＣＶＤ形成の方法により、かつ異方性エッチン
グ、一般的には反応性イオンエッチングまたはプラズマ
エッチングのいずれかの後続段階による。異方性エッチ
ングの段階は、より小さい寸法で、正確に制御すること
がしばしば非常に難しく、それにより、スペーサ幅に大
きな変化をもたらす。スペーサ幅における大きな変化
は、明らかに望ましくない結果である、いろいろなスイ
ッチング特性を有する装置を生成する。

【０００３】通常のＣＭＯＳ装置のＬＤＤ構造の別の制
限は、ホットエレクトロン射出効果を含み、一般に電子
が側壁スペーサの中に射出する。通常のＬＤＤ構造は、
しばしばゲート電極の真下に横たわっている領域の外側
のＮ−型（ＮＭＯＳに対して）またはＰ−型（ＰＭＯＳ
に対して）領域に位置決めする、即ち、Ｎ−型領域また
はＰ−型領域の大部分は、ゲート電極の真下であるより
も、側壁スペーサの下である。ゲート電極の電圧が装置
をオンにしたときに、ホットエレクトロンは、側壁スペ
ーサの中に射出して、しばしば側壁スペーサの真下の
ＬＤＤ領域における抵抗を増大する。これは、高い抵抗
により“ピンチオフ”を側壁スペーサの下のＬＤＤ領域
にもたらす傾向がある。他の制限は、しきい電圧変化、
飽和電流変化、相互コンダクタンス劣化、等を含む。

【０００４】

【発明が解決しようとする課題】通常のＣＭＯＳ技術で
用いられるＰＭＯＳ装置、特にＰＭＯＳ装置のＬＤＤ領
域は、Ｐ−型しきい注入段階での困難性の更なる制限を
含む。通常のＰＭＯＳ装置は、他の装置の寸法と比較し
て厚いＣＶＤによって作られた酸化物スペーサを有す
る。事実、酸化物スペーサの厚さは、約１，５００Åか
ら約２，０００Åの範囲である。これは、Ｐ−型注入が
しばしば深く従って制御することが難しいことを意味す
る。注入を制御することにおける困難性は、一致しない
合成注入をしばしば生成する。一致しない注入により、
通常のＰＭＯＳ装置は、大きさを低減することがしばし
ば難しい。突き抜け（パンチスルー）現象も、装置の寸
法が減少するときに、通常のＰＭＯＳ装置における制御
を難しくする。更にまた、その処理工程の中に導入され
るウェハーにおける欠陥を低減することがしばしば望ま
しい。マスキング、露光、現像、エッチング等のウェハ
ー製造処理は、集積回路の中に粒子を一般に導入する。
これらの粒子は、欠陥集積回路チップ量に寄与する。一
般に、より多くのマスクが半導体処理に用いられると、
より多くの欠陥集積回路チップをもたらす傾向がある。
例えば、通常のＣＭＯＳ処理は、ＮＭＯＳ及びＰＭＯＳ
装置に対するＬＤＤ及びソース／ドレイン領域を形成す
るために少なくとも５つの個別マスクに依存する。産業
がウェハー上の良好な集積回路チップの生産量を増大し
ようとすると、ウェハー製造中に用いられるマスク（ま
たはマスキング段階）の数を低減することがしばしば望
ましい。

【０００５】上記から、容易性、信頼性、高速性、かつ
経済性に優れる半導体ＬＤＤ構造を製造する方法は、し
ばしば望ましいということが分かる。上記従来技術の問
題点に鑑み、本発明は、方法及びその結果として得られ
る集積回路装置、特に、改良された薄いドープドレイン
領域のための製造方法及びその構造を有しているＣＭＯ
Ｓ集積回路装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の上記目的は、集
積回路装置に薄いドープドレイン領域（ＬＤＤ）を形成
する方法であって、第１のウェル領域、第１のゲート絶
縁層、及び第１のポリシリコンゲート電極を有し、第１
のゲート絶縁層は、第１のウェル領域の上に横たわって
おり、第１のポリシリコンゲート電極は、第１のゲート
絶縁層の上に横たわっている半導体基板を供給し、第１
の熱酸化物厚みが第２の熱酸化物厚みよりも大きく、側
壁を画定すべく第１のポリシリコンゲート電極層の上に
横たわっている第１の熱酸化物厚みと、第１のウェル領
域の露出した領域の上に横たわっている第２の熱酸化物
厚みとを形成し、第１のＬＤＤ領域を形成すべく第１の
ウェル領域の中に第１の熱酸化物厚み及び第２の熱酸化
物厚みを通って第１の不純物を角度注入し、かつ第１の
ソース／ドレイン領域を形成すべく第１のウェル領域の
中に第２の熱酸化物厚みを通って第２の不純物を注入す
る段階を具備方法によって達成される。本発明では、第
１の不純物は、Ｐ型材料を含みかつ第２の不純物は、Ｎ
型材料を含むように構成してもよい。

【０００７】本発明では、第１の不純物及び第２の不純
物は、Ｎ型材料を含むように構成してもよい。本発明で
は、第１のポリシリコンゲート電極は、約０．５ミクロ
ンより少ない長さを含むように構成してもよい。本発明
では、第１のポリシリコンゲート電極は、約０．３５ミ
クロンより少ない長さを含むように構成してもよい。本
発明では、角度注入段階は、チャネル領域に垂直な線か
ら約２０度から約６０度の範囲の角度で生ずるように構
成してもよい。本発明では、注入段階は、チャネル領域
に垂直な線から約０度から約７度の範囲の角度で生ずる
ように構成してもよい。本発明では、第１の熱酸化物厚
みは、約２００Åから約４００Åの範囲であるように構
成してもよい。本発明では、第２の熱酸化物厚みは、約
１００Åから約３００Åの範囲であるように構成しても
よい。本発明では、半導体基板は、第２のウェル領域、
第２のゲート絶縁層、及び第２のポリシリコンゲート電
極を更に含み、第２のゲート絶縁層は、第２のウェル領
域の上に横たわっており、第２のポリシリコンゲート電
極は、第２のゲート絶縁層の上に横たわっている、方法
であって、第３の熱酸化物厚みが第４の熱酸化物厚みよ
りも大きく、側壁を画定すべく第２のポリシリコンゲー
ト電極層の上に横たわっている第３の熱酸化物厚みと、
第２のウェル領域の露出した領域の上に横たわっている
第４の熱酸化物厚みとを形成し、第２のＬＤＤ領域を形
成すべく第２のウェル領域の中に第３の熱酸化物厚み及
び第４の熱酸化物厚みを通って第３の不純物を角度注入
し、かつ第２のソース／ドレイン領域を形成すべく第２
のウェル領域の中に第４の熱酸化物厚みを通って第４の
不純物を注入する段階を更に具備するように構成しても
よい。

【０００８】本発明では、第２のポリシリコンゲート電
極は、約０．５ミクロンより少ない長さを含むように構
成してもよい。本発明では、第２のポリシリコンゲート
電極は、約０．３５ミクロンより少ない長さを含むよう
に構成してもよい。本発明では、角度注入段階は、チャ
ネル領域に垂直な線から約２０度から約６０度の範囲の
角度で生ずるように構成してもよい。本発明では、注入
段階は、チャネル領域に垂直な線から約０度から約７度
の範囲の角度で生ずるように構成してもよい。本発明で
は、第３の熱酸化物厚みは、約２００Åから約４００Å
の範囲であるように構成してもよい。本発明では、第４
の熱酸化物厚みは、約１００Åから約３００Åの範囲で
あるように構成してもよい。本発明では、第１のゲート
電極及び第２のゲート電極の各々は、第１の絶縁層及び
第２の絶縁層の上にそれぞれ横たわっている実質的に丸
いコーナーを含むように構成してもよい。

【０００９】本発明では、実質的に丸いコーナーの各々
は、約２５０Å以上の曲率半径を含むように構成しても
よい。更に本発明の上記目的は、第１のウェル領域、第
１のゲート絶縁層、及び第１のポリシリコンゲート電極
を含み、第１のゲート絶縁層は、第１のウェル領域の上
に横たわっており、第１のポリシリコンゲート電極は、
第１のゲート絶縁層の上に横たわっている、半導体基板
と、第１の熱酸化物厚みが第２の熱酸化物厚みよりも大
きく、側壁を画定すべく第１のポリシリコンゲート電極
層の上に横たわっている第１の熱酸化物厚み及び第１の
ウェル領域の露出した領域の上に横たわっている第２の
熱酸化物厚みと、第１の熱酸化物厚み及び第２の熱酸化
物厚みを通して第１の不純物を角度注入することによっ
て第１のウェル領域の中に形成される第１のＬＤＤ領域
と、第２の熱酸化物厚みを通して第２の不純物を注入す
ることによって第１のＬＤＤ領域の周辺部の中に形成さ
れる第１のソース／ドレイン領域とを備えている半導体
集積回路装置によって達成される。本発明では、半導体
基板は、第２のウェル領域、第２のゲート絶縁層、及び
第２のポリシリコンゲート電極を更に含み、第２のゲー
ト絶縁層は、第２のウェル領域の上に横たわっており、
第２のポリシリコンゲート電極は、第２のゲート絶縁層
の上に横たわっている、回路であって、第３の熱酸化物
厚みが第４の熱酸化物厚みよりも大きく、側壁を画定す
べく第２のポリシリコンゲート電極層の上に横たわって
いる第３の熱酸化物厚み及び第２のウェル領域の露出し
た領域の上に横たわっている第４の熱酸化物厚みと、第
３の熱酸化物厚み及び第４の熱酸化物厚みを通って第３
の不純物を角度注入することによって第２のウェル領域
の中に形成される第２のＬＤＤ領域と、第４の熱酸化物
厚みを通って第４の不純物を注入することによって第２
のウェル領域の中に形成される第２のソース／ドレイン
領域とを更に備えているように構成してもよい。

【００１０】

【作用】特定の実施例において、本発明は、集積回路装
置に薄いドープドレイン領域（ＬＤＤ）を形成する方法
を提供する。本方法は、第１のウェル領域、第１のゲー
ト絶縁層、及び第１のポリシリコンゲート電極を有して
いる半導体基板を供給する段階を含む。第１のゲート絶
縁層は、第１のウェル領域の上に横たわっており、第１
のポリシリコンゲート電極は、第１のゲート絶縁層の上
に横たわっている。本方法は、第１の熱酸化物厚みが第
２の熱酸化物厚みよりも大きい、側壁を画定すべく第１
のポリシリコンゲート電極層の上に横たわっている第１
の熱酸化物厚みと、第１のウェル領域の露出した領域の
上に横たわっている第２の熱酸化物厚みとを形成するこ
とも含む。第１のＬＤＤ領域を形成すべく第１のウェル
領域の中に第１の熱酸化物厚み及び第２の熱酸化物厚み
を通って第１の不純物を角度注入し、かつ第１のソース
／ドレイン領域を形成すべく第１のウェル領域の中に第
２の熱酸化物厚みを通って第２の不純物を注入する段階
も供給される。代替実施例は、第１のウェル領域、第１
のゲート絶縁層、及び第１のポリシリコンゲート電極を
含む半導体集積回路を供給する。第１のゲート絶縁層
は、第１のウェル領域の上に横たわっており、第１のポ
リシリコンゲート電極は、第１のゲート絶縁層の上に横
たわっている。第１の熱酸化物厚みは、側壁を画定すべ
く第１のポリシリコンゲート電極層の上に横たわってお
り、第２の熱酸化物厚みは、第１のウェル領域の露出し
た領域の上に横たわっている。第１の熱酸化物厚みは、
第２の熱酸化物厚みよりも大きい。第１の不純物を第１
の熱酸化物厚み及び第２の熱酸化物厚みを通して角度注
入することによって第１のＬＤＤ領域を第１のウェル領
域の中に形成し、かつ第２の熱酸化物厚みを通して第２
の不純物を注入することによって第１のソース／ドレイ
ン領域を第１のＬＤＤ領域の周辺部の中に形成する段階
も供給される。

【００１１】本発明は、既知の処理技術のコンテキスト
におけるこれらの利点を達成する。しかしながら、本発
明の特質及び利点の更なる理解は、本明細書の後方部分
及び添付した図面を参照することによって認識されるで
あろう。

【００１２】

【実施例】本発明の実施例を詳細に説明する前に、通常
のＬＤＤ製造方法に説明する。通常のＬＤＤ製造方法ＣＭＯＳ装置に対する簡略化された通常のＬＤＤ製造方
法は、以下の通り簡単に概説しうる。（１）半導体基板を供給する。（２）ＬＯＣＯＳ技術の使用によりフィールド酸化物を
形成する。（３）Ｐ型ウェル及びＮ型ウェルを形成する。（４）ゲート酸化物層を成長する。（５）しきい電圧調整のための埋込チャネル領域を注入
する。（６）ゲートポリシリコン層（またはポリ１層）及びド
ープを被着する。（７）マスク１：ポリシリコンゲート領域を形成す
べくポリシリコン層を画定する。（８）マスク２：Ｎ−型ＬＤＤ領域を画定しかつ注
入する。（９）マスク３：Ｐ−型ＬＤＤ領域を画定しかつ注
入する。（１０）ポリシリコンゲート領域にＣＶＤ側壁スペーサ
を形成する。（１１）マスク４：Ｎ＋型ソース／ドレイン領域を
画定しかつ注入する。（１２）マスク５：Ｐ＋型ソース／ドレイン領域を
画定しかつ注入する。（１３）アニールする。

【００１３】通常のＬＤＤ構造の製造方法は、マスク
１、２、３、４、及び５を含んでいる少なくとも５つの
マスク段階と、ソース／ドレイン領域を形成するための
少なくとも４つの注入段階とに依存する。特定の製造処
理に使用するマスク段階の数を低減することがしばしば
望ましい。更に、注入段階によってもたらされた破損を
低減することも望ましい。図１〜図９は、上記に簡略的
に記載した製造段階のそれぞれをさらに詳しく示す。図
１は、一般に製造処理の開始地点である、半導体基板１
０２の簡易断面図を示す。フィールド酸化物領域１０４
は、局所シリコン酸化（ＬＯＣＯＳ）のような、この分
野で知られた技術の使用により半導体基板上に形成され
る。このＣＭＯＳ例では、Ｐ型ウェル領域１０８及びＮ
型ウェル領域１０６が、フィールド酸化物領域１０４に
より一般に分離されて、半導体基板上に画定される。Ｐ
型ウェル領域１０８及びＮ型ウェル領域１０６は、Ｎ型
チャネル装置及びＰ型チャネル装置に対する位置をそれ
ぞれ画定する。ゲート酸化物層１１０は、Ｐ型及びＮ型
ウェル領域の両方の上に横たわって成長される。ゲート
酸化物層は、一般に酸化物の薄い層である。Ｐ型導電性
不純物１１２をイオン注入する段階は、図２に示したよ
うに埋込領域１１４を画定する。イオン注入段階は、装
置のそれぞれに対するしきい電圧を調整するためにしば
しば用いられる。チャネル注入は、Ｐ型導電性のもので
ある。

【００１４】図３の断面図は、図２の部分的に終了した
装置の表面の上に横たわって形成されたゲートポリシリ
コン層１１６を示す。ゲートポリシリコン層は、ポリ１
層等としても知られている。ゲートポリシリコン層は、
リン等のようなＮ型ドーパントでしばしばドーピングさ
れる。マクキング段階は、ゲートポリシリコン層１１６
から図４のゲートポリシリコン領域１１８及び１２０を
画定する。特に、ゲートポリシリコン領域（またはゲー
ト電極領域）構造は、マクキング、露光、現像、エッチ
ング等のような標準処理段階によってしばしば形成され
る。ゲート酸化物層は、エッチング段階の間にエッチ段
階として一般に作用し、Ｎ型及びＰ型ウェル領域の両方
の上に横たわってしばしばそのまま残る。図示したよう
に、ゲート電極領域は、実質的に垂直な側面を有してい
るエッジを含む。ＮＭＯＳ装置１１７は、Ｐ型ウェル領
域１０８内に画定され、ＰＭＯＳ装置１１９は、Ｎ型ウ
ェル領域１０６内に画定されて、ＣＭＯＳ技術の特徴を
示している。図５及び図６は、Ｎ−型及びＰ−型ＬＤＤ
領域の両方に対するＬＤＤ注入を示す。基板の頂部表面
の上に横たわっている一般にフォートレジストであるマ
スク１２２は、Ｎ−型ＬＤＤ注入１２６に対する領域を
露出（露光）する。Ｎ−型注入は、Ｎ型チャネル装置
（ＮＭＯＳ）に対するＮ−型ＬＤＤ領域１２４を形成す
る。次に、マスク１２２は、この分野で知られた標準技
術により剥離される。別のマスク１２８は、Ｐ−型ＬＤ
Ｄ注入１３０に対するＰ−型ＬＤＤ領域を露出（露光）
する。Ｐ−型注入は、Ｐ型チャネル装置（ＰＭＯＳ）に
対するＰ−型ＬＤＤ領域１３２を形成する。ＮＭＯＳ及
びＰＭＯＳ装置は、ＣＭＯＳ処理の特徴を示す。マスク
１２８が次に剥離される。

【００１５】次に、一般的なＣＭＯＳ処理は、図７に示
すようにゲート電極１１８、１２０のそれぞれの上にＣ
ＶＤ側壁１３３を形成する。側壁は、ＣＶＤ技術によっ
て形成される。例えば、酸化物のブランケットＣＶＤ層
は、基板の頂部の上に横たわって形成され、ゲート電極
及びＬＤＤ領域を含んでいる。異方性エッチングの段階
は、水平表面上の酸化物層の部分を除去すると同時に、
垂直表面インタクト上の酸化物層をそのまま残してお
く。側壁を画定している残っている酸化物層は、続い
て、しばしば緻密にされる。この段階のシーケンスは、
通常の側壁を形成する。ＬＤＤ領域の大部分は、ゲート
電極の真下の領域よりも側壁の下にしばしば横たわって
いる。通常のＬＤＤ構造は、ホットエレクトロン射出問
題の一因となる。また、ＣＶＤ酸化物で作られた通常の
側壁は、その寸法が約０．１５ミクロン以下に減少する
と精度よく製造することが難しい。図８及び図９は、Ｎ
ＭＯＳ装置及びＰＭＯＳ装置に対するソース／ドレイン
領域１４０、１４２を形成する方法をそれぞれ示す。マ
スク１３４は、ＮＭＯＳソース／ドレイン注入、一般に
Ｎ＋型注入１３８に対する領域を露光（露出）する。マ
スク１３４は、既知の技術により剥離され、別のマスク
１３６は、ＰＭＯＳソース／ドレイン注入、一般にＰ＋
型注入１４４に対する領域を露光（露出）する。次にマ
スク１３６は、剥離される。通常のＣＭＯＳ例における
最終ＬＤＤ構造は、図１０に示されている。通常のＬＤＤ構造図１０は、ＣＭＯＳ装置に対する通常のＬＤＤ領域の簡
易断面図１００である。ＣＭＯＳ装置は、ＮＭＯＳ装置
１１７、及びＰＭＯＳ装置１１９を含む。ＮＭＯＳ及び
ＰＭＯＳ装置は、Ｐ型ウェル領域１０８及びＮ型ウェル
領域１０６にそれぞれ画定される。Ｐ型及びＮ型ウェル
領域の両方は、半導体基板１０２上に形成される。局所
シリコン酸化（ＬＯＣＯＳ）として知られる技術により
一般に形成されたフィールド隔離酸化物領域１０４は、
互いに隣接する装置１１７、１１９を隔離及び又は分離
するためにしばしば用いられる。ゲート酸化物層１１０
は、Ｐ型及びＮ型ウェル領域の両方の上に形成され、ゲ
ート電極１１８、１２０は、ゲート酸化物層１１０の上
に横たわって画定される。

【００１６】ＮＭＯＳ及びＰＭＯＳ装置の両方は、ＬＤ
Ｄ領域１２４及び１３２を含む。ＬＤＤ領域１２４、１
３２の一部分は、ゲート電極１１８、１２０の下方に画
定される。しかし、ＬＤＤ領域１２４、１３２の別の部
分は、側壁１３３の下に横たわっているゲート電極の外
側に画定される。側壁１３３、一般に酸化物は、ゲート
電極１１８、１２０のエッジに形成される。Ｎ＋型領域
１４０は、Ｎ−型ＬＤＤ領域１２４の周囲（周辺部）内
に画定される。Ｎ−型及びＮ＋型領域の組合せは、ＮＭ
ＯＳ装置のソース／ドレイン領域を画定し、Ｐ−型及び
Ｐ＋型領域の組合せは、ＰＭＯＳ装置のソース／ドレイ
ン領域を画定する。装置のそれぞれをスイッチングする
ことは、ゲート電極に電圧を印加することによって発生
する。ゲート電極での電圧は、ゲート電極の下方にチャ
ネルを形成する。ＮＭＯＳ装置では、導電性材料のＮ型
チャネルがゲート電極に印加された電圧によりソース及
びドレイン領域を一緒に接続して、装置を“ＯＮ（オ
ン）”状態にスイッチする（切り換える）。代替的に、
ゲート電極に電圧が印加されないときには、Ｐ型半導体
材料がソース領域をドレイン領域から隔離する。ＰＭＯ
Ｓ装置では、導電性材料のＰ型チャネルがゲート電極に
印加された電圧によりソース及びドレイン領域を一緒に
接続する。これは、ＰＭＯＳ装置を“ＯＮ（オン）”状
態にスイッチする（切り換える）。代替的に、ＰＭＯＳ
装置は、電圧がゲート電極に印加されないときには、
“ＯＦＦ（オフ）”状態である。

【００１７】図１０のＣＭＯＳ装置は、一般的な半導体
チップのアクティブ（活性化）領域を画定する。チップ
のアクティブ領域は、それぞれがアクティブ装置を画定
する、数百、数千、または数百万のこれら微視的に小さ
な領域をしばしば含む。もちろん、ＭＯＳ装置の特定の
使用は、特定のアプリケーションに依存する。本発明のＣＭＯＳＬＤＤ製造方法ＣＭＯＳ装置に対する本発明のＬＤＤ製造方法の実施例
は、以下の通り簡単に概説しうる。（１）半導体基板を供給する。（２）フィールド酸化物を形成する。（３）Ｐ型ウェル及びＮ型ウェルを形成する。（４）ゲート酸化物層を成長する。（５）しきい電圧調整のための埋込チャネル領域を注入
する。（６）ゲートポリシリコン層（またはポリ１層）及びド
ープを被着する。（７）マスク１：ポリシリコンゲート領域を形成す
べくゲートポリシリコン層を画定する。

【００１８】（８）側壁を画定すべくポリシリコンゲー
ト領域上に熱酸化物層を、かつＰ型ウェル及びＮ型ウェ
ル（後者は、ソース／ドレイン領域として知られる）の
露光（露出）部分上に熱酸化物層を形成する。（９）マスク２：Ｎ型ソース／ドレイン領域を画定
し、Ｎ−型ＬＤＤ領域を角度注入し、かつＮ＋型ソース
／ドレイン領域を注入する。（１０）マスク３：Ｐ型ソース／ドレイン領域を画
定し、Ｎ−型ＬＤＤ領域を角度注入し、かつＰ＋型ソー
ス／ドレイン領域を注入する。（１１）アニールする。本発明のＬＤＤ製造方法の実施例は、ＬＤＤソース／ド
レイン構造を形成するために３つのマクキング段階マス
ク１，２，及び３の使用を含む。段階（９）は、段階
（１０）と交換可能である、即ち、Ｐ型ソース／ドレイ
ン領域は、Ｎ型ソースドレイン領域の前に形成しうる。
マクキング段階をより少なくする方法として、本発明の
ＣＭＯＳＬＤＤ製造方法は、しばしば上述した従来技
術の方法よりも処理する時間が少ない簡略化された方法
を提供する。処理のおける少ない時間は、より高速な所
要時間及びより効率的処理技術につながる。

【００１９】図１１〜図１７は、本発明によるＣＭＯＳ
装置におけるＬＤＤ構造の製造方法の実施例を示す。図
１１〜図１７の実施例は、説明目的だけのために示され
ており、従って特許請求の範囲に示された本発明の範疇
を制限するものではない。更に、図１１〜図１７によっ
て示された方法は、特に示されない限りスケール（原寸
大）ではない。図１１は、本発明による部分的に完了し
た半導体集積回路装置を示す。部分的に完了した装置
は、半導体基板４０２と、シリコンの局所酸化（ＬＯＣ
ＯＳ）等のような技術の使用によりその上に形成された
フィールド分離酸化物領域４０４とを含む。ＬＯＣＯＳ
は、装置製造に対して用いられる基板上の領域を供給す
る開始点として一般に用いられる。しかしながら、特定
のアプリケーションにより他の技術も用いられうる。基
板は、ＣＭＯＳ処理の特徴を示している、Ｐ型ウェル領
域４０６とＮ型ウェル領域４０８とを含む。Ｎ型チャネ
ルＮＭＯＳ装置及びＰ型チャネルＰＭＯＳ装置は、Ｐ型
ウェル領域４０６及びＮ型ウェル領域４０８上それぞれ
画定される。代替的に、ウェル領域は、特定のアプリケ
ーションによりＮ型またはＰ型でありうる。

【００２０】ゲート酸化物層４１０は、Ｐ型及びＮ型ウ
ェル領域の両方の上面の上に横たわって形成される。ゲ
ート酸化物層４１０は、高品質酸化物であり、また、装
置の効率的スイッチングを促進（プロモート）するため
に一般に薄い。ゲート酸化物層は、しばしば実質的にピ
ンホール等がない熱的成長層である。そのようなゲート
酸化物層の厚みは、一般に約４０Åから約１００Åまで
の範囲であり、好ましくは約６０Åである。もちろん、
特定の厚みは、アプリケーションによる。埋込型チャネ
ル層４１２に対する不純物は、好ましくは図１２に示す
ように基板の上に横たわっている酸化物の薄い層を通っ
て基板の中に一般に注入される。酸化物の薄い層は、
“スクリーン”として作用しかつ注入によってもたらさ
れる過度の損傷から下に横たわっている単結晶基板をし
ばしば保護する。埋込型チャネル層に対する不純物は、
特定のアプリケーションによりＮ型またはＰ型のいずれ
かでありうる。このＣＭＯＳ例では、不純物は、Ｐ型
で、かつ１×１０¹²から１×１０¹³ 原子／cm³、好ま
しくは３×１０¹²原子／cm³の範囲の濃度である。もち
ろん、正確なドーズ量がＮＭＯＳ及びＰＭＯＳ装置に対
する所望のしきい電圧特性に対して供給されるべきであ
る。

【００２１】ポリシリコン層４１６は、基板表面上、特
に図１３に示すように酸化物上に形成される。ポリシリ
コン層４１６の厚みは、だいたい約２，５００Åから約
３，５００Åまでの範囲であり、好ましくは約３，００
０Åである。また、ポリシリコン層は、約３×１０²⁰か
ら約８×１０²⁰原子／cm³、好ましくは約５×１０²⁰原
子／cm³の濃度のＮ型不純物で一般にドープされる。も
ちろんポリシリコン層及びそのドープは、特定のアプリ
ケーションによる。ポリシリコン層４１６は、図１４に
示されたようにポリシリコンゲート電極４１８，４２０
を形成するために画定される。ＰＭＯＳ装置４１７及び
ＮＭＯＳ装置４１９に対するサイトも示されている。ゲ
ート電極は、マスキング、現像、エッチング、その他の
ような、あらゆる適切な一連のフォートリソグラフィッ
ク段階によってしばしば形成される。各ゲート電極は、
実質的に垂直な特徴(features)を有しているエッジ
（縁）を含むが、実質的に垂直でない特徴も含みうる。
実質的に垂直な特徴は、異方性エッチング段階等の方法
によってしばしば作られる。誘電体（絶縁体）材料の層
は、図１５に示したように、ゲート電極４１８，４２０
及び露出（露光）したＰ型及びＮ型ウェル領域の部分４
０７，４０９の上に横たわって画定される。誘電体（絶
縁体）層は、熱酸化物層等のような高品質の酸化物であ
るのが好ましい。酸化物のような第１の誘電体層部分
は、熱処理によってゲート電極の上に横たわって形成さ
れる。そのような誘電体層部分の厚み（ｄ１）は、約２
００Åから約４００Åの範囲であり、約３００Åが好ま
しい。酸化物のような別の誘電体層部分は、同じ熱処理
段階中に露出したＰ型及びＮ型ウェル領域の部分４０
７，４０９の上に横たわって形成される。そのような第
２の誘電体層部分の厚み（ｄ２）は、約１００Åから約
３００Åの範囲であり、約２００Åが好ましい。部分間
の厚みの相違は、基板の単結晶シリコン及びゲート電極
のポリシリコンのような下に横たわっている材料の相違
により生ずる。厚みｄ１は、厚みｄ２よりも大きいのが
好ましい。

【００２２】熱処理の間中、ゲート電極のそれぞれのエ
ッジ４３５は、側壁部分よりも速く酸化物に分解する。
エッジは、下に横たわっているゲート酸化物層から離れ
て、丸くなる。丸くなったエッジは、通常のゲート電極
構造からゲート酸化物層上に存在する力及び／又は歪み
を除去する。丸くなったエッジを形成するために、熱ア
ニールまたは熱酸化は、例えば、７００から９００°Ｃ
の温度範囲、好ましくは約８００°Ｃで、キャリヤガス
として窒素Ｎ₂及びリアクタントガスとして酸素Ｏ₂を
用いて発生される。熱酸化の処理時間は、２０分から４
０分の範囲であり、３０分が好ましい。実施例では、フ
ォトレジストの典型であるマスク４２２は、図１６に示
すようにソース／ドレイン領域の選択されたＮ型注入に
対してＰ型ウェル領域を露出すべくＮ型ウェル領域の上
に横たわって画定される。ゲート電極４２０は、Ｎ−型
ＬＤＤ領域４２４を画定するためのマスクとして用いら
れる。Ｎ−型不純物は、燐型材料の角度注入(angle imp
lant) により注入（４３０）されるのが好ましい。角度
注入は、ゲート電極４２０と露出したＰ型ウェル領域と
の間の交差領域で実質的に発生する。Ｎ−型注入は、約
１×１０¹³原子／cm³から約５×１０¹³原子／cm³の範
囲の濃度であり、約２×１０¹³原子／cm³の濃度を有す
るのが好ましく。注入が行われる角度は、チャネル方向
に垂直な線から約２０度よりも大きいが約６０度よりも
小さい範囲であり、約３０度であるのが好ましい。

【００２３】第２の注入４３２は、Ｎ＋型領域４４２を
画定するためにソース／ドレイン領域の中に行なわれ
る。第２の注入は、砒素等のような不純物で行われる。
注入は、チャネル方向に垂直な線から約０度から約１０
度以下の角度で行われ、約７度の角度で行われるのが好
ましい。砒素注入濃度は、約３×１０¹⁵原子／cm³から
約６×１０¹⁵原子／cm³の範囲の濃度であり、約４×１
０¹⁵原子／cm³の濃度を有するのが好ましく。Ｎ−型注
入及びＮ＋型注入の組合せは、ＮＭＯＳ装置に対するＮ
型ＬＤＤソース／ドレイン構造を画定する。代替的に、
Ｎ＋型注入は、Ｎ−注入の前に行われる。もちろん、正
確な角度、濃度、及び不純物の型式は、特定のアプリケ
ーションによる。図１７に示すように、フォトレジスト
の典型であるマスク４２８は、ＮＭＯＳ装置に対して画
定された領域を保護し、かつＰ型ソース／ドレイン領域
に対するソース／ドレイン領域を露出（露光）する。ゲ
ート電極４１８は、Ｐ＋型領域を画定するためのマスク
として用いられる。Ｐ＋型不純物は、硼素型材料の角度
注入によって注入（４３８）されるのが好ましい。硼素
型材料は、例えばＢＦ²等を含みうる。注入は、チャネ
ル方向に垂直な線から約０度から約１０度以下の角度で
行われ、約７度の角度で行われるのが好ましい。硼素注
入濃度は、約１×１０¹⁵原子／cm³から約５×１０¹⁵原
子／cm³の範囲の濃度であり、約２×１０¹⁵原子／cm³
の濃度を有するのが好ましく。

【００２４】第２の注入４２６は、Ｎ−型ＬＤＤ領域４
４６を画定するためにソース／ドレイン領域の中に行な
われる。第２の注入は、硼素等のような不純物で行われ
る。角度注入は、ゲート電極４１８と露出したＮ型ウェ
ル領域との間の交差領域で実質的に発生する。Ｎ−型注
入は、約１×１０¹³原子／cm³から約４×１０¹³原子／
cm³の範囲の濃度であり、約３×１０¹³原子／cm³の濃
度を有するのが好ましく。注入が行われる角度は、チャ
ネル方向に垂直な線から約２０度よりも大きいが約６０
度よりも小さい範囲であり、約３０度であるのが好まし
い。Ｎ−型注入及びＰ＋型注入の組合せは、ＰＭＯＳ装
置に対するＰ型ＬＤＤソース／ドレイン構造を画定す
る。代替的に、Ｎ−型注入は、Ｐ＋注入の前に行われ
る。Ｎ−型注入とＰ＋型注入の組合せは、通常のＰＭＯ
ＳＬＤＤ構造のパンチスルー効果（作用）を低減する
ことに注目する。もちろん、正確な角度、濃度、及び不
純物の型式は、特定のアプリケーションによる。代替実
施例では、ＮＭＯＳ装置及びＰＭＯＳ装置にそれぞれ対
応しているＮ型ソース／ドレイン注入及びＰ型ソース／
ドレイン注入は、交換可能である。Ｐ＋型領域及びＮ−
型領域を含んでいるＰ型ソース／ドレイン領域は、半導
体基板上に画定される。Ｎ＋型領域及びＮ−型領域によ
って画定されたＮ型ソース／ドレイン領域は、後で半導
体基板上に形成される。もちろん、正確なドーピングシ
ーケンスは、特定のアプリケーションによる。本発明のＬＤＤ実施例図１８は、本発明によるＣＭＯＳ装置に対するＬＤＤ構
造の実施例４００の略断面図である。本発明のＬＤＤ構
造は、ＣＭＯＳ技術の特徴を示しているＮＭＯＳ装置及
びＰＭＯＳ装置を含む。両装置は、半導体基板４０２上
に画定される。装置は、フィールド酸化物分離領域４０
４によってそれぞれ分離される。フィールド酸化物分離
領域４０４は、ＬＯＣＯＳ等のような処理によってしば
しば作られる。ＮＭＯＳ装置は、Ｐ型ウェル領域４０６
に全てが形成される、Ｎ−型ＬＤＤ領域４２４、Ｎ＋ソ
ース／ドレイン領域４４２、及びしきい注入領域４１４
のような素子を有する。ＮＭＯＳ装置は、ゲート電極４
２０、ゲート酸化物層４１０、熱酸化物スペーサ領域４
３０、熱酸化物層４３２等も含む。ゲート電極４２０の
下に横たわっているＮ−型ＬＤＤ領域の長さは、熱酸化
物スペーサ４３４の下に横たわっているＬＤＤ領域の長
さよりも大きいことに注目すべきである。この構造は、
通常の装置のホットエレクトロン射出問題を防ぐことを
意図する。

【００２５】ＰＭＯＳ装置は、Ｎ型ウェル領域４０８内
に全てが形成された、Ｐ＋型ソース／ドレイン領域４４
０、Ｐ−型ＬＤＤ領域４４６、及びしきい注入領域４１
４のような素子を含む。ＰＭＯＳ装置は、ゲート電極４
１８、熱酸化物スペーサ領域４３０、熱酸化物層４３
２、ゲート酸化物層４１０等も含む。ゲート電極の下に
横たわっているＰ−型ＬＤＤ領域の長さは、側壁スペー
サの下に横たわっているような領域の長さよりも大き
く、それにより側壁スペーサの中に射出されるホットエ
レクトロンの量を低減する。本発明のＣＭＯＳ実施例４
００は、約０．５ミクロン以下で各ＰＭＯＳ及びＮＭＯ
Ｓ装置に対するチャネル幅を含む。この幅により、本発
明の熱酸化物層は、熱処理によって作られるのが好まし
い。ポリシリコンで作られたゲート電極層及び単結晶シ
リコン基板の熱処理は、実質的にピンホールがない高品
質の酸化物層を供給する。熱酸化物層は、時間及び温度
変化によって制御することも容易である。熱酸化物ゲー
ト層の厚みｄ１は、約２００Åから約４００Åの範囲で
あり、約３００Åであるのが好ましい。熱酸化物層の厚
みｄ２は、約１００Åから約３００Åの範囲であり、約
２００Åであるのが好ましい。厚みｄ１は、厚みｄ２よ
り約４０％から約６０％大きいのが好ましく、約５０％
であるのが好ましい。

【００２６】本発明の熱酸化物層により、通常の装置の
側壁スペーサを製造するために反応性イオンエッチング
またはプラズマエッチング技術を実行する必要がない。
更に、本発明の熱酸化物層は、約０．５ミクロン以下
の、好ましくは約０．３５ミクロンより好ましくは、
０．２５ミクロン以下のトランジスタの有効チャネル長
を供給する。もちろん、各特定の装置に用いられる寸法
は、特定のアプリケーションによる。本発明のＣＭＯＳ
装置では、各ゲート電極は、図１９に示されたように、
ゲート酸化物層の上に横たわっている（半径Ｒがｙ軸か
ら約４０°から約５０°の範囲である丸くされたコーナ
ーの部分として画定された）外側エッジ４５１領域を含
む（約半径Ｒの外表面領域４３５として画定された）実
質的に丸くされたコーナーを含む。実質的に丸されたコ
ーナーを有するゲート電極は、ゲート酸化物の下に横た
わっている層上に圧力を加えることができる、ゲートエ
ッジ歪みを低減する。各ゲート電極の実質的に丸くされ
たコーナーの特徴により、ゲートエッジ歪みによっても
たらされる潜在的損傷(potential damage)は、低減さ
れ、それにより、ゲート酸化物層の品質及び性能を改良
する。ゲート電極のコーナーは、約２，５００Å以上、
好ましくは３，０００Å以上の曲率半径を含む。ゲート
電極外側エッジ４５１は、先の図によって画定されたよ
うな“最初（オリジナル）”のゲート電極層の上部表面
４５３から約２５０Åから約３００Åの範囲であり、約
２８０Åが好ましい。ゲート電極の丸くされたコーナー
は、ゲート電極の熱処理によって作られる。

【００２７】また、本発明のＣＭＯＳ装置は、図１〜図
１０に示された通常の装置よりも少ないマクキング段階
を用いる。事実、本発明の装置は、通常の５つのマクキ
ング段階ではなく、３つのマクキング段階によって形成
することができる。マクキング段階の少なく数は、製造
のより低いコスト、及びより速い装置の所要時間につな
がる。更に、より少ないマクキング段階によって、粒子
を介した欠陥の導入も減少し、それにより、装置の出力
を改良しかつより低いダイ当たりのコストを提供する。実験本発明の原理を証明するために、実験を行った。実験で
は、ＮＭＯＳ装置及びＣＭＯＳ装置を含んでいるＣＭＯ
Ｓ装置が製造された。ＮＭＯＳ装置ソース／ドレイン領
域では、Ｎ−型不純物は、約３×１０¹³原子／cm³であ
り、Ｎ＋型不純物は、約４×１０¹⁵原子／cm³であっ
た。Ｎ−型不純物は、燐でありＮ＋型不純物は、砒素で
あった。ＰＭＯＳ装置ソース／ドレイン領域では、Ｎ−
型不純物は、約３×１０¹³原子／cm³であり、Ｐ＋型不
純物は、約２×１０¹⁵原子／cm³であった。Ｐ＋型不純
物は、硼素でありＮ−型不純物は、燐であった。ＮＭＯ
Ｓ装置及びＰＭＯＳ装置それぞれは、約０．３５ミクロ
ンのトランジスタチャネル長、及び約７０Åのゲート酸
化物層厚みを有していた。Ｎ−型及びＰ−型領域は、チ
ャネル領域に垂直な方向から約３０度の角度で注入さ
れ、Ｎ＋型及びＰ＋型ソース／ドレイン領域は、チャネ
ル領域に垂直な方向から約７度の角度で注入された。

【００２８】ＮＭＯＳ及びＰＭＯＳ装置の両方ともに、
約３００Åでポリシリコンゲートの上に横たわっている
熱酸化物厚み、及び約２００Åでソース／ドレイン領域
の露出した部分の上に横たわっている熱酸化物厚みを有
していた。本発明の３マスクＣＭＯＳ製造方法では、Ｎ
ＭＯＳ装置及びＰＭＯＳ装置は、次に示す電気特性を有
していた。

【００２９】

【表１】表１：ＮＭＯＳ及びＰＭＯＳ装置の電気特性 ────────────────────────────────── 装置ＬＶ_t Ｉ_sat Ｌ_eff Ｉ_off （μｍ）（Ｖ）（μA/μm) （μｍ）（ｐA/μm) ＮＭＯＳ 0.３５ 0.７５５０ 0.１３ 0.０４ＰＭＯＳ 0.３５ 0.９２２０ 0.３４ 0.４表１に基づいて、ＮＭＯＳ装置及びＰＭＯＳ装置の両方
の電気特性は、良好であった。例えば、両装置に対する
（Ｖ_d＝３．３ボルト及びＶ_g＝０．０ボルトでの）漏
洩電流Ｉ_offは、比較的小さく、（Ｖ_g＝Ｖ_d＝３．３
ボルトでの）飽和電流Ｉ_satは、比較的大きかった。漏
洩電流と飽和電流の間でそのように大きな相対差を有す
ることがしばしば望ましい。ＮＭＯＳ装置及びＰＭＯＳ
装置に対するしきい電圧（Ｖ_t）は、それぞれ０．７ボ
ルト及び０．９ボルトであった。装置の電気特性は、Ｃ
ＭＯＳＬＤＤ製造に対する本発明の３マスク段階の使
用を明らかに支持する。

【００３０】上記は、特定の実施例の完全な記述である
が、種々の変更、代替的構成及び同等物が用いられるう
る。例えば、上述の説明は、ＣＭＯＳ集積回路装置にお
けるＬＤＤ構造によるが、ＢｉＣＭＯＳ、ＭＯＳ、また
はその他で本発明を実施することも可能である。従っ
て、上記記述及び説明は、添付した特許請求の範囲によ
って画定される本発明の範疇を制限するように取られる
べきではない。

【００３１】

【発明の効果】本発明のＬＤＤ製造方法は、集積回路装
置に薄いドープドレイン領域（ＬＤＤ）を形成する方法
であって、第１のウェル領域、第１のゲート絶縁層、及
び第１のポリシリコンゲート電極を有し、第１のゲート
絶縁層は、第１のウェル領域の上に横たわっており、第
１のポリシリコンゲート電極は、第１のゲート絶縁層の
上に横たわっている半導体基板を供給し、第１の熱酸化
物厚みが第２の熱酸化物厚みよりも大きく、側壁を画定
すべく第１のポリシリコンゲート電極層の上に横たわっ
ている第１の熱酸化物厚みと、第１のウェル領域の露出
した領域の上に横たわっている第２の熱酸化物厚みとを
形成し、第１のＬＤＤ領域を形成すべく第１のウェル領
域の中に第１の熱酸化物厚み及び第２の熱酸化物厚みを
通って第１の不純物を角度注入し、かつ第１のソース／
ドレイン領域を形成すべく第１のウェル領域の中に第２
の熱酸化物厚みを通って第２の不純物を注入する段階を
具備するので、より少ないマスキング段階で、改良され
た装置性能を有するＣＭＯＳＬＤＤ領域を製造すること
ができる。更に本発明の半導体集積回路装置は、第１の
ウェル領域、第１のゲート絶縁層、及び第１のポリシリ
コンゲート電極を含み、第１のゲート絶縁層は、第１の
ウェル領域の上に横たわっており、第１のポリシリコン
ゲート電極は、第１のゲート絶縁層の上に横たわってい
る、半導体基板と、第１の熱酸化物厚みが第２の熱酸化
物厚みよりも大きく、側壁を画定すべく第１のポリシリ
コンゲート電極層の上に横たわっている第１の熱酸化物
厚み及び第１のウェル領域の露出した領域の上に横たわ
っている第２の熱酸化物厚みと、第１の熱酸化物厚み及
び第２の熱酸化物厚みを通して第１の不純物を角度注入
することによって第１のウェル領域の中に形成される第
１のＬＤＤ領域と、第２の熱酸化物厚みを通して第２の
不純物を注入することによって第１のＬＤＤ領域の周辺
部の中に形成される第１のソース／ドレイン領域とを備
えているので、改良された装置性能を有し、より少ない
マスキング段階で安定したＣＭＯＳＬＤＤ領域を製造
することができる。

【図面の簡単な説明】

【図１】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の一部を示す図である。

【図２】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図３】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図４】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図５】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図６】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図７】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図８】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図９】ＣＭＯＳ装置における通常のＬＤＤの製造方法
の他の一部を示す図である。

【図１０】図１〜図９による通常のＬＤＤ構造の簡易断
面図である。

【図１１】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す一つの図である。

【図１２】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１３】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１４】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１５】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１６】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１７】本発明によるＣＭＯＳ装置におけるＬＤＤの
製造方法の実施例を示す他の図である。

【図１８】図１１〜図１７によるＬＤＤ構造の簡易断面
図である。

【図１９】図１８の簡易ゲート部分の図である。

【符号の説明】

４００ＬＤＤ構造４０２半導体基板４０４フィールド酸化物分離領域４０６Ｐ型ウェル領域４０８Ｎ型ウェル領域４１０ゲート酸化物層４１４しきい注入領域４１８，４２０ゲート電極４２４Ｎ−型ＬＤＤ領域４３０熱酸化物スペーサ領域４３２熱酸化物層４３４熱酸化物スペーサ４４０Ｐ＋型ソース／ドレイン領域４４２Ｎ＋ソース／ドレイン領域４４６Ｐ−型ＬＤＤ領域

Claims

【特許請求の範囲】

【請求項１】集積回路装置に薄いドープドレイン領域
（ＬＤＤ）を形成する方法であって、第１のウェル領
域、第１のゲート絶縁層、及び第１のポリシリコンゲー
ト電極を有し、該第１のゲート絶縁層は、該第１のウェ
ル領域の上に横たわっており、該第１のポリシリコンゲ
ート電極は、該第１のゲート絶縁層の上に横たわってい
る半導体基板を供給し、第１の熱酸化物厚みが第２の熱酸化物厚みよりも大き
く、側壁を画定すべく前記第１のポリシリコンゲート電
極層の上に横たわっている第１の熱酸化物厚みと、前記
第１のウェル領域の露出した領域の上に横たわっている
第２の熱酸化物厚みとを形成し、第１のＬＤＤ領域を形成すべく前記第１のウェル領域の
中に前記第１の熱酸化物厚み及び前記第２の熱酸化物厚
みを通って第１の不純物を角度注入し、かつ第１のソー
ス／ドレイン領域を形成すべく前記第１のウェル領域の
中に前記第２の熱酸化物厚みを通って第２の不純物を注
入する段階を具備することを特徴とする方法。
【請求項２】前記第１の不純物は、Ｐ型材料を含みか
つ前記第２の不純物は、Ｎ型材料を含むことを特徴とす
る請求項１に記載の方法。
【請求項３】前記第１の不純物及び前記第２の不純物
は、Ｎ型材料を含むことを特徴とする請求項１に記載の
方法。
【請求項４】前記第１のポリシリコンゲート電極は、
約０．５ミクロンより少ない長さを含むことを特徴とす
る請求項１に記載の方法。
【請求項５】前記第１のポリシリコンゲート電極は、
約０．３５ミクロンより少ない長さを含むことを特徴と
する請求項１に記載の方法。
【請求項６】前記角度注入段階は、チャネル領域に垂
直な線から約２０度から約６０度の範囲の角度で生ずる
ことを特徴とする請求項１に記載の方法。
【請求項７】前記注入段階は、チャネル領域に垂直な
線から約０度から約７度の範囲の角度で生ずることを特
徴とする請求項１に記載の方法。
【請求項８】前記第１の熱酸化物厚みは、約２００Å
から約４００Åの範囲であることを特徴とする請求項１
に記載の方法。
【請求項９】前記第２の熱酸化物厚みは、約１００Å
から約３００Åの範囲であることを特徴とする請求項１
に記載の方法。
【請求項１０】前記半導体基板は、第２のウェル領
域、第２のゲート絶縁層、及び第２のポリシリコンゲー
ト電極を更に含み、該第２のゲート絶縁層は、該第２の
ウェル領域の上に横たわっており、該第２のポリシリコ
ンゲート電極は、該第２のゲート絶縁層の上に横たわっ
ている、前記方法であって、第３の熱酸化物厚みが第４の熱酸化物厚みよりも大き
く、側壁を画定すべく前記第２のポリシリコンゲート電
極層の上に横たわっている第３の熱酸化物厚みと、前記
第２のウェル領域の露出した領域の上に横たわっている
第４の熱酸化物厚みとを形成し、第２のＬＤＤ領域を形成すべく前記第２のウェル領域の
中に前記第３の熱酸化物厚み及び前記第４の熱酸化物厚
みを通って第３の不純物を角度注入し、かつ第２のソー
ス／ドレイン領域を形成すべく前記第２のウェル領域の
中に前記第４の熱酸化物厚みを通って第４の不純物を注
入する段階を更に具備することを特徴とする請求項１に
記載の方法。
【請求項１１】前記第２のポリシリコンゲート電極
は、約０．５ミクロンより少ない長さを含むことを特徴
とする請求項１０に記載の方法。
【請求項１２】前記第２のポリシリコンゲート電極
は、約０．３５ミクロンより少ない長さを含むことを特
徴とする請求項１０に記載の方法。
【請求項１３】前記角度注入段階は、チャネル領域に
垂直な線から約２０度から約６０度の範囲の角度で生ず
ることを特徴とする請求項１０に記載の方法。
【請求項１４】前記注入段階は、チャネル領域に垂直
な線から約０度から約７度の範囲の角度で生ずることを
特徴とする請求項１０に記載の方法。
【請求項１５】前記第３の熱酸化物厚みは、約２００
Åから約４００Åの範囲であることを特徴とする請求項
１０に記載の方法。
【請求項１６】前記第４の熱酸化物厚みは、約１００
Åから約３００Åの範囲であることを特徴とする請求項
１０に記載の方法。
【請求項１７】前記第１のゲート電極及び前記第２の
ゲート電極の各々は、前記第１の絶縁層及び前記第２の
絶縁層の上にそれぞれ横たわっている実質的に丸いコー
ナーを含むことを特徴とする請求項１０に記載の方法。
【請求項１８】前記実質的に丸いコーナーの各々は、
約２５０Å以上の曲率半径を含むことを特徴とする請求
項１７に記載の方法。
【請求項１９】第１のウェル領域、第１のゲート絶縁
層、及び第１のポリシリコンゲート電極を含み、該第１
のゲート絶縁層は、該第１のウェル領域の上に横たわっ
ており、該第１のポリシリコンゲート電極は、該第１の
ゲート絶縁層の上に横たわっている、半導体基板と、第１の熱酸化物厚みが第２の熱酸化物厚みよりも大き
く、側壁を画定すべく前記第１のポリシリコンゲート電
極層の上に横たわっている該第１の熱酸化物厚み及び前
記第１のウェル領域の露出した領域の上に横たわってい
る該第２の熱酸化物厚みと、前記第１の熱酸化物厚み及び前記第２の熱酸化物厚みを
通して第１の不純物を角度注入することによって前記第
１のウェル領域の中に形成される第１のＬＤＤ領域と、前記第２の熱酸化物厚みを通して第２の不純物を注入す
ることによって前記第１のＬＤＤ領域の周辺部の中に形
成される第１のソース／ドレイン領域とを備えているこ
とを特徴とする半導体集積回路装置。
【請求項２０】前記半導体基板は、第２のウェル領
域、第２のゲート絶縁層、及び第２のポリシリコンゲー
ト電極を更に含み、該第２のゲート絶縁層は、該第２の
ウェル領域の上に横たわっており、該第２のポリシリコ
ンゲート電極は、該第２のゲート絶縁層の上に横たわっ
ている、前記回路であって、第３の熱酸化物厚みが第４の熱酸化物厚みよりも大き
く、側壁を画定すべく前記第２のポリシリコンゲート電
極層の上に横たわっている第３の熱酸化物厚み及び前記
第２のウェル領域の露出した領域の上に横たわっている
第４の熱酸化物厚みと、前記第３の熱酸化物厚み及び前記第４の熱酸化物厚みを
通って第３の不純物を角度注入することによって前記第
２のウェル領域の中に形成される第２のＬＤＤ領域と、前記第４の熱酸化物厚みを通って第４の不純物を注入す
ることによって前記第２のウェル領域の中に形成される
第２のソース／ドレイン領域とを更に備えていることを
特徴とする請求項１９に記載の回路装置。