JPH07130997A - 高耐圧化トランジスタの製造方法 - Google Patents
高耐圧化トランジスタの製造方法Info
- Publication number
- JPH07130997A JPH07130997A JP18911593A JP18911593A JPH07130997A JP H07130997 A JPH07130997 A JP H07130997A JP 18911593 A JP18911593 A JP 18911593A JP 18911593 A JP18911593 A JP 18911593A JP H07130997 A JPH07130997 A JP H07130997A
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- Japan
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- resist pattern
- width
- mask
- concentration impurity
- gate width
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- Pending
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Abstract
(57)【要約】
【目的】本発明は、高耐圧化トランジスタの製造方法に
おいて、従来に比して短時間でＬＤＤ構造を形成する。 【構成】ゲート幅に対して幅の広い第１のレジストパタ
ーンをマスクとして高濃度不純物領域を形成した後、ゲ
ート幅と同じ幅に形成された第２のレジストパターンを
マスクとして高濃度不純物領域の内側に低濃度不純物領
域を形成する。これにより従来に比して短時間でＬＤＤ
構造を得る。
おいて、従来に比して短時間でＬＤＤ構造を形成する。 【構成】ゲート幅に対して幅の広い第１のレジストパタ
ーンをマスクとして高濃度不純物領域を形成した後、ゲ
ート幅と同じ幅に形成された第２のレジストパターンを
マスクとして高濃度不純物領域の内側に低濃度不純物領
域を形成する。これにより従来に比して短時間でＬＤＤ
構造を得る。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧化トランジスタの
製造方法に関し、特にＬＤＤ（lightly doped drain）
構造を有するＭＯＳ集積回路の製造方法に適用して好適
なものである。
製造方法に関し、特にＬＤＤ（lightly doped drain）
構造を有するＭＯＳ集積回路の製造方法に適用して好適
なものである。
【０００２】
【従来の技術】今日、ＭＯＳトランジスタのゲート長は
集積回路の高密度化に伴い一段と短くなりつつある。し
かしながらゲート長が１〔μｍ〕以下になると、Ｎ+ 型
ドレイン近傍の電界強度が大きくなつてホツトキヤリア
が発生し易く、ゲート絶縁膜が劣化する問題があつた。
そこで従来の場合には、ドレイン近傍にＮ- 領域を形成
してドレイン領域の不純物濃度分布をゆるやかにし、高
耐圧化するＬＤＤ構造が考えられている。
集積回路の高密度化に伴い一段と短くなりつつある。し
かしながらゲート長が１〔μｍ〕以下になると、Ｎ+ 型
ドレイン近傍の電界強度が大きくなつてホツトキヤリア
が発生し易く、ゲート絶縁膜が劣化する問題があつた。
そこで従来の場合には、ドレイン近傍にＮ- 領域を形成
してドレイン領域の不純物濃度分布をゆるやかにし、高
耐圧化するＬＤＤ構造が考えられている。
【０００３】
【発明が解決しようとする課題】このＬＤＤ構造を有す
るＭＯＳトランジスタは、次に示すように形成する。ま
ずＰ型シリコン基板１上にゲート酸化膜２を挟んでポリ
シリコン３を形成し、これをマスクとしてＮ型不純物で
あるリンＰをイオン注入し、シリコン基板１中に低濃度
Ｎ型層（Ｎ- 層）を形成する（図２（Ａ））。次に化学
気相堆積（ＣＶＤ：chemical vapor deposition ）によ
つて基板の全面に酸化膜４を堆積させた後、その全面を
異方性エツチングする（図２（Ｂ））。
るＭＯＳトランジスタは、次に示すように形成する。ま
ずＰ型シリコン基板１上にゲート酸化膜２を挟んでポリ
シリコン３を形成し、これをマスクとしてＮ型不純物で
あるリンＰをイオン注入し、シリコン基板１中に低濃度
Ｎ型層（Ｎ- 層）を形成する（図２（Ａ））。次に化学
気相堆積（ＣＶＤ：chemical vapor deposition ）によ
つて基板の全面に酸化膜４を堆積させた後、その全面を
異方性エツチングする（図２（Ｂ））。
【０００４】このときポリシリコン３の側壁部分に接す
る酸化膜４の膜厚は他の部分に比して厚く異方性エツチ
ングによるエツチング残りが生じる（図２（Ｃ））。こ
れは通常、側壁スペーサ４Ａといわれるものである。次
に側壁スペーサ４Ａをマスクとし、Ｎ型不純物のヒ素Ａ
ｓをイオン注入する（図２（Ｄ））。これにより側壁ス
ペーサ４Ａの下側を除く部分にソース及びドレインとな
る高濃度Ｎ型層（Ｎ+ 層）が形成され、ＬＤＤ構造が得
られる。
る酸化膜４の膜厚は他の部分に比して厚く異方性エツチ
ングによるエツチング残りが生じる（図２（Ｃ））。こ
れは通常、側壁スペーサ４Ａといわれるものである。次
に側壁スペーサ４Ａをマスクとし、Ｎ型不純物のヒ素Ａ
ｓをイオン注入する（図２（Ｄ））。これにより側壁ス
ペーサ４Ａの下側を除く部分にソース及びドレインとな
る高濃度Ｎ型層（Ｎ+ 層）が形成され、ＬＤＤ構造が得
られる。
【０００５】ところでこれら一連の工程で用いられる側
壁スペーサ４Ａは低濃度Ｎ型層（Ｎ - ）を確保するため
だけに形成される酸化膜であるため、この形成に必要と
される化学気相堆積工程とエツチング工程をなくすこと
ができれば製造時間や費用の無駄を省くことができると
考えられる。
壁スペーサ４Ａは低濃度Ｎ型層（Ｎ - ）を確保するため
だけに形成される酸化膜であるため、この形成に必要と
される化学気相堆積工程とエツチング工程をなくすこと
ができれば製造時間や費用の無駄を省くことができると
考えられる。
【０００６】本発明は以上の点を考慮してなされたもの
で、従来に比して簡素な製造工程によりＬＤＤ構造を形
成することができる高耐圧化トランジスタの製造方法を
提案しようとするものである。
で、従来に比して簡素な製造工程によりＬＤＤ構造を形
成することができる高耐圧化トランジスタの製造方法を
提案しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、高耐圧化トランジスタの製造方法
において、半導体基体１０上に酸化膜層１１および導電
層１２を積層する工程と、導電層２の上面に塗布された
レジストをパターニングし、ゲート幅ｄ１に対してパタ
ーン幅の広い第１のレジストパターン１３を形成する工
程と、第１のレジストパターン１３をマスクとして高濃
度不純物（例えばＡｓ）をイオン注入し、半導体基体１
０中に高濃度不純物領域（Ｎ+ ）を形成する工程と、第
１のレジストパターン１３を加工し、ゲート幅ｄ１とパ
ターン幅の等しい第２のレジストパターン１３Ａを形成
する工程と、第２のレジストパターン１３Ａをマスクと
して酸化膜層１１及び導電層１２をエツチングする工程
と、第２のレジストパターン１３Ａをマスクとして低濃
度不純物（Ｐ）をイオン注入し、半導体基体１のうち高
濃度不純物領域（Ｎ+ ）の内側に低濃度不純物領域（Ｎ
- ）を形成する工程とを設けるようにする。
め本発明においては、高耐圧化トランジスタの製造方法
において、半導体基体１０上に酸化膜層１１および導電
層１２を積層する工程と、導電層２の上面に塗布された
レジストをパターニングし、ゲート幅ｄ１に対してパタ
ーン幅の広い第１のレジストパターン１３を形成する工
程と、第１のレジストパターン１３をマスクとして高濃
度不純物（例えばＡｓ）をイオン注入し、半導体基体１
０中に高濃度不純物領域（Ｎ+ ）を形成する工程と、第
１のレジストパターン１３を加工し、ゲート幅ｄ１とパ
ターン幅の等しい第２のレジストパターン１３Ａを形成
する工程と、第２のレジストパターン１３Ａをマスクと
して酸化膜層１１及び導電層１２をエツチングする工程
と、第２のレジストパターン１３Ａをマスクとして低濃
度不純物（Ｐ）をイオン注入し、半導体基体１のうち高
濃度不純物領域（Ｎ+ ）の内側に低濃度不純物領域（Ｎ
- ）を形成する工程とを設けるようにする。
【０００８】
【作用】ゲート幅ｄ１に対して幅の広い第１のレジスト
パターン１３をマスクとして高濃度不純物領域（Ｎ+ ）
を形成した後、ゲート幅ｄ１と同じ幅に形成された第２
のレジストパターン１３Ａをマスクとして高濃度不純物
領域（Ｎ+ ）の内側に低濃度不純物領域（Ｎ- ）を形成
する。これによりＬＤＤ構造を形成する。
パターン１３をマスクとして高濃度不純物領域（Ｎ+ ）
を形成した後、ゲート幅ｄ１と同じ幅に形成された第２
のレジストパターン１３Ａをマスクとして高濃度不純物
領域（Ｎ+ ）の内側に低濃度不純物領域（Ｎ- ）を形成
する。これによりＬＤＤ構造を形成する。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】この実施例におけるＬＤＤ構造を有するＭ
ＯＳ集積回路の製造工程は、高濃度Ｎ型領域Ｎ+ を先に
形成し、次に低濃度Ｎ型領域Ｎ- を形成することを特徴
としている。以下順にこの製造工程について説明する。
ここではＮチヤネルＭＯＳトランジスタの製造方法を例
にとつて説明する（図１）。
ＯＳ集積回路の製造工程は、高濃度Ｎ型領域Ｎ+ を先に
形成し、次に低濃度Ｎ型領域Ｎ- を形成することを特徴
としている。以下順にこの製造工程について説明する。
ここではＮチヤネルＭＯＳトランジスタの製造方法を例
にとつて説明する（図１）。
【００１１】まずＰ型シリコン基板１０上に薄いゲート
酸化膜１１を形成し、その上面にさらに 0.3〔nm〕の膜
厚のポリシリコン膜１２を化学気相堆積によつて堆積さ
せる。次にレジストパターン１３をマスクとしてヒ素Ａ
ｓをイオン注入し、ポリシリコン膜１２及びゲート酸化
膜１１越しにシリコン基板１０中に高濃度Ｎ型領域Ｎ+
を形成する（図１（Ａ））。
酸化膜１１を形成し、その上面にさらに 0.3〔nm〕の膜
厚のポリシリコン膜１２を化学気相堆積によつて堆積さ
せる。次にレジストパターン１３をマスクとしてヒ素Ａ
ｓをイオン注入し、ポリシリコン膜１２及びゲート酸化
膜１１越しにシリコン基板１０中に高濃度Ｎ型領域Ｎ+
を形成する（図１（Ａ））。
【００１２】ここでレジストパターン１３のパターン幅
Ｄは、ゲート両側に形成しようとする各低濃度Ｎ型領域
Ｎ- の幅ｄ２（例えば 0.1〜 0.2〔μｍ〕）だけゲート
幅ｄ１（例えば 0.8〔μｍ〕）に対して太めに設定され
ている。この例の場合、レジストパターン１３のパター
ン幅Ｄは 1.0〜 1.2〔μｍ〕に設定する。
Ｄは、ゲート両側に形成しようとする各低濃度Ｎ型領域
Ｎ- の幅ｄ２（例えば 0.1〜 0.2〔μｍ〕）だけゲート
幅ｄ１（例えば 0.8〔μｍ〕）に対して太めに設定され
ている。この例の場合、レジストパターン１３のパター
ン幅Ｄは 1.0〜 1.2〔μｍ〕に設定する。
【００１３】次に先の工程の際、イオン注入のマスクに
使用したレジストパターン１３を酸素プラズマアツシン
グし、そのパターン幅がゲート幅ｄ１になるまで細くす
る。続いてゲート幅ｄ１と同じ幅に加工されたレジスト
パターン１３Ａをマスクとしてドライエツチングし、シ
リコン基板１上に堆積されているゲート酸化膜１１及び
ポリシリコン１２をゲート幅に加工する（図１
（Ｂ））。これにより先のイオン注入の際にはレジスト
パターン１３によつて隠されていた部分のシリコン基板
１０が新たに露出される。
使用したレジストパターン１３を酸素プラズマアツシン
グし、そのパターン幅がゲート幅ｄ１になるまで細くす
る。続いてゲート幅ｄ１と同じ幅に加工されたレジスト
パターン１３Ａをマスクとしてドライエツチングし、シ
リコン基板１上に堆積されているゲート酸化膜１１及び
ポリシリコン１２をゲート幅に加工する（図１
（Ｂ））。これにより先のイオン注入の際にはレジスト
パターン１３によつて隠されていた部分のシリコン基板
１０が新たに露出される。
【００１４】この後、さらにレジストパターン１３Ａを
マスクとしてリンＰをイオン注入すれば、ポリシリコン
ゲートと高濃度Ｎ型領域Ｎ+ とによつて挟まれた部分に
低濃度Ｎ領域Ｎ- を形成することができる（図１
（Ｃ））。このように側壁スペーサを用いなくともＬＤ
Ｄ構造を有するＮチヤネルＭＯＳトランジスタを得るこ
とができる。
マスクとしてリンＰをイオン注入すれば、ポリシリコン
ゲートと高濃度Ｎ型領域Ｎ+ とによつて挟まれた部分に
低濃度Ｎ領域Ｎ- を形成することができる（図１
（Ｃ））。このように側壁スペーサを用いなくともＬＤ
Ｄ構造を有するＮチヤネルＭＯＳトランジスタを得るこ
とができる。
【００１５】以上の工程によれば、従来側壁スペーサを
形成するために必要であつた化学気相堆積工程やそのエ
ツチング工程を設けることなく、低濃度Ｎ型領域Ｎ- を
形成することができ、ＬＤＤ構造を有するＭＯＳトラン
ジスタの製造工程数を一段と低減させることができる。
形成するために必要であつた化学気相堆積工程やそのエ
ツチング工程を設けることなく、低濃度Ｎ型領域Ｎ- を
形成することができ、ＬＤＤ構造を有するＭＯＳトラン
ジスタの製造工程数を一段と低減させることができる。
【００１６】なお上述の実施例においては、レジストパ
ターン１３を酸素プラズマアツシングによつてパターン
幅を狭める場合ついて述べたが、本発明はこれに限ら
ず、一旦レジストパターンを取り除いた後、再度フオト
リソグラフイ技術を用いてパターン幅の狭いレジストパ
ターンを形成しても良い。
ターン１３を酸素プラズマアツシングによつてパターン
幅を狭める場合ついて述べたが、本発明はこれに限ら
ず、一旦レジストパターンを取り除いた後、再度フオト
リソグラフイ技術を用いてパターン幅の狭いレジストパ
ターンを形成しても良い。
【００１７】また上述の実施例においては、ゲート幅ｄ
１を 0.8〔μｍ〕とする場合について述べたが、本発明
はこれに限らず、これより短いゲート幅のＭＯＳトラン
ジスタを形成する場合、例えば 0.5〔μｍ〕のゲート幅
のＭＯＳトランジスタを形成する場合にも広く適用し得
る。
１を 0.8〔μｍ〕とする場合について述べたが、本発明
はこれに限らず、これより短いゲート幅のＭＯＳトラン
ジスタを形成する場合、例えば 0.5〔μｍ〕のゲート幅
のＭＯＳトランジスタを形成する場合にも広く適用し得
る。
【００１８】さらに上述の実施例においては、ＬＤＤ構
造を有するＮチヤネルＭＯＳトランジスタを形成する場
合について述べたが、本発明はこれに限らず、Ｐチヤネ
ルＭＯＳトランジスタを形成する場合にも適用し得る。
造を有するＮチヤネルＭＯＳトランジスタを形成する場
合について述べたが、本発明はこれに限らず、Ｐチヤネ
ルＭＯＳトランジスタを形成する場合にも適用し得る。
【００１９】さらに上述の実施例においては、ＬＤＤ構
造を有するＭＯＳトランジスタを形成する場合について
述べたが、本発明はこれに限らず、ＬＤＤ構造を有する
全てのＭＯＳ集積回路素子を形成する場合に広く適用し
得る。
造を有するＭＯＳトランジスタを形成する場合について
述べたが、本発明はこれに限らず、ＬＤＤ構造を有する
全てのＭＯＳ集積回路素子を形成する場合に広く適用し
得る。
【００２０】
【発明の効果】上述のように本発明によれば、ゲート幅
に対して幅の広い第１のレジストパターンをマスクとし
て高濃度不純物領域を形成した後、ゲート幅と同じ幅に
形成された第２のレジストパターンをマスクとして高濃
度不純物領域の内側に低濃度不純物領域を形成する。こ
れにより従来に比して短時間でＬＤＤ構造を得ることが
できる。
に対して幅の広い第１のレジストパターンをマスクとし
て高濃度不純物領域を形成した後、ゲート幅と同じ幅に
形成された第２のレジストパターンをマスクとして高濃
度不純物領域の内側に低濃度不純物領域を形成する。こ
れにより従来に比して短時間でＬＤＤ構造を得ることが
できる。
【図１】本発明による高耐圧化トランジスタの製造方法
を用いた製造工程の一実施例を示す略線図である。
を用いた製造工程の一実施例を示す略線図である。
【図２】従来の製造工程を示す略線図である。
１、１０……シリコン基板、２、１１……ゲート酸化
膜、３、１２……ポリシリコン膜、４……酸化膜、４Ａ
……側壁スペーサ、１３、１３Ａ……レジストパター
ン。
膜、３、１２……ポリシリコン膜、４……酸化膜、４Ａ
……側壁スペーサ、１３、１３Ａ……レジストパター
ン。
Claims (2)
- 【請求項１】高耐圧化トランジスタの製造方法におい
て、 半導体基体上に酸化膜層および導電層を積層する工程
と、 上記導電層の上面に塗布されたレジストをパターニング
し、ゲート幅に対してパターン幅の広い第１のレジスト
パターンを形成する工程と、 上記第１のレジストパターンをマスクとして高濃度不純
物をイオン注入し、上記半導体基体中に高濃度不純物領
域を形成する工程と、 上記第１のレジストパターンを加工し、上記ゲート幅と
パターン幅の等しい第２のレジストパターンを形成する
工程と、 上記第２のレジストパターンをマスクとして上記酸化膜
層及び導電層をエツチングする工程と、 上記第２のレジストパターンをマスクとして低濃度不純
物をイオン注入し、上記半導体基体のうち上記高濃度不
純物領域の内側に低濃度不純物領域を形成する工程とを
有することを特徴とする高耐圧化トランジスタの製造方
法 - 【請求項２】上記第１のレジストパターンをアツシング
によつて加工することを特徴とする請求項１に記載の高
耐圧化トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18911593A JPH07130997A (ja) | 1993-06-30 | 1993-06-30 | 高耐圧化トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18911593A JPH07130997A (ja) | 1993-06-30 | 1993-06-30 | 高耐圧化トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130997A true JPH07130997A (ja) | 1995-05-19 |
Family
ID=16235638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18911593A Pending JPH07130997A (ja) | 1993-06-30 | 1993-06-30 | 高耐圧化トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286899B1 (ko) * | 1998-04-14 | 2001-05-02 | 황인길 | 엘디디 구조의 반도체 소자 형성방법 |
| KR100641482B1 (ko) * | 2002-09-17 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 게이트 라인 형성 방법 |
-
1993
- 1993-06-30 JP JP18911593A patent/JPH07130997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286899B1 (ko) * | 1998-04-14 | 2001-05-02 | 황인길 | 엘디디 구조의 반도체 소자 형성방법 |
| KR100641482B1 (ko) * | 2002-09-17 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 게이트 라인 형성 방법 |
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