JPH06151451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06151451A JPH06151451A JP4298521A JP29852192A JPH06151451A JP H06151451 A JPH06151451 A JP H06151451A JP 4298521 A JP4298521 A JP 4298521A JP 29852192 A JP29852192 A JP 29852192A JP H06151451 A JPH06151451 A JP H06151451A
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- Japan
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＬＤＤ構造のＭＯＳＦＥＴを有す
る半導体装置に関するもので、工程数を増すことなく、
電界集中の緩和を最も必要とするドレイン側のみ効果的
なＬＤＤ構造とすることを目的とするものである。 【構成】 前記目的のため本発明は、ゲート電極６の特
にＮＭＯＳのドレイン側のサイドウォール１１ａを他の
サイドウォール１１より幅広く形成し、それをマスクに
して高濃度のソース・ドレイン層１３を形成するように
したものである。即ち、特定のドレイン層のみ低濃度層
１３ａを長くしたものである。
る半導体装置に関するもので、工程数を増すことなく、
電界集中の緩和を最も必要とするドレイン側のみ効果的
なＬＤＤ構造とすることを目的とするものである。 【構成】 前記目的のため本発明は、ゲート電極６の特
にＮＭＯＳのドレイン側のサイドウォール１１ａを他の
サイドウォール１１より幅広く形成し、それをマスクに
して高濃度のソース・ドレイン層１３を形成するように
したものである。即ち、特定のドレイン層のみ低濃度層
１３ａを長くしたものである。
Description
【０００１】
【産業上の利用分野】この発明はＬＤＤ（Ｌｉｇｈｔｌ
ｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳ半導体装置の製
造方法にかかわり、詳しくはＭＯＳＦＥＴ（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）のＬＤＤ構
造の製造方法に関する。
ｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）型ＭＯＳ半導体装置の製
造方法にかかわり、詳しくはＭＯＳＦＥＴ（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）のＬＤＤ構
造の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ ＦＥＴのＬＤＤ構造は、ソー
ス、ドレイン間の電界集中を緩和し、ホットキャリアの
影響を小さくするために採用されている。そのＬＤＤ構
造の従来の製造方法を図２を参照して説明する。
ス、ドレイン間の電界集中を緩和し、ホットキャリアの
影響を小さくするために採用されている。そのＬＤＤ構
造の従来の製造方法を図２を参照して説明する。
【０００３】図２は従来のＬＤＤ型ＣＭＯＳ Ｔｒ（相
補型ＭＯＳトランジスタ）の実施例の工程断面図であ
る。従って、当然ＮＭＯＳ領域とＰＭＯＳ領域とがあ
る。
補型ＭＯＳトランジスタ）の実施例の工程断面図であ
る。従って、当然ＮＭＯＳ領域とＰＭＯＳ領域とがあ
る。
【０００４】まず、シリコン基板２１にウエル（ｗｅｌ
ｌ）領域２３、ウエル（ｗｅｌｌ）領域２２、フィール
ド酸化膜２４、ゲート酸化膜２５およびゲート電極２６
を既知の方法で順次形成する（図２（ａ））。次にＰＭ
ＯＳ形成側（図の右半分）をレジスト２７で覆って、Ｎ
ＭＯＳ形成側（図の左半分）のソース・ドレイン領域に
Ｐ31+ を、打込みエネルギー、３０〜５０ｋｅＶ、ドー
ズ量１Ｅ１３〜５Ｅ１３の条件でイオン注入し、Ｎ- 層
３３ａを形成する（図２（ｂ））。つづいてＮＭＯＳ側
をレジスト２８で覆って、ＰＭＯＳ側のソース・ドレイ
ン領域にＢＦ2 + を、打込みエネルギー、３０〜５０ｋ
ｅＶ、ドーズ量１Ｅ１３〜５Ｅ１３の条件でイオン注入
し、Ｐ- 層３２ａを形成する（図２（Ｃ））。
ｌ）領域２３、ウエル（ｗｅｌｌ）領域２２、フィール
ド酸化膜２４、ゲート酸化膜２５およびゲート電極２６
を既知の方法で順次形成する（図２（ａ））。次にＰＭ
ＯＳ形成側（図の右半分）をレジスト２７で覆って、Ｎ
ＭＯＳ形成側（図の左半分）のソース・ドレイン領域に
Ｐ31+ を、打込みエネルギー、３０〜５０ｋｅＶ、ドー
ズ量１Ｅ１３〜５Ｅ１３の条件でイオン注入し、Ｎ- 層
３３ａを形成する（図２（ｂ））。つづいてＮＭＯＳ側
をレジスト２８で覆って、ＰＭＯＳ側のソース・ドレイ
ン領域にＢＦ2 + を、打込みエネルギー、３０〜５０ｋ
ｅＶ、ドーズ量１Ｅ１３〜５Ｅ１３の条件でイオン注入
し、Ｐ- 層３２ａを形成する（図２（Ｃ））。
【０００５】次に、全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３０を２０００〜４０
００Å生成した（図２（ｄ））後、異方性エッチングを
行うことにより、前記生成膜３０をゲート電極２６の側
壁にサイドウォール３１として残す。この時サイドウォ
ール幅は０．１０〜０．２０μｍである。その後、ゲー
ト電極２６とサイドウォール３１をマスクとして、ＮＭ
ＯＳ側のソース・ドレイン領域３３ａにＡS + を、打込
みエネルギー４０〜５０ｋｅＶ、ドーズ量５Ｅ１５〜１
Ｅ１６の条件でイオン注入しＮ+ 層３３を形成し、また
ＰＭＯＳ側のソースドレイン領域３２ａにＢＦ2 + を、
打込みエネルギー５０〜６０ｋｅＶ、ドーズ量２Ｅ１５
〜４Ｅ１５の条件でイオン注入しＰ+ 層３２を形成す
る。このようにしてＮＭＯＳ，ＰＭＯＳともＬＤＤ構造
のＴｒを作製する（図２（ｅ））。即ち、前記サイドウ
ォール３１の下部はＮ- またはＰ- 層、それ以外はＮ+
またはＰ+ 層のいわゆるＬＤＤ構造のソース・ドレイン
が形成される。
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３０を２０００〜４０
００Å生成した（図２（ｄ））後、異方性エッチングを
行うことにより、前記生成膜３０をゲート電極２６の側
壁にサイドウォール３１として残す。この時サイドウォ
ール幅は０．１０〜０．２０μｍである。その後、ゲー
ト電極２６とサイドウォール３１をマスクとして、ＮＭ
ＯＳ側のソース・ドレイン領域３３ａにＡS + を、打込
みエネルギー４０〜５０ｋｅＶ、ドーズ量５Ｅ１５〜１
Ｅ１６の条件でイオン注入しＮ+ 層３３を形成し、また
ＰＭＯＳ側のソースドレイン領域３２ａにＢＦ2 + を、
打込みエネルギー５０〜６０ｋｅＶ、ドーズ量２Ｅ１５
〜４Ｅ１５の条件でイオン注入しＰ+ 層３２を形成す
る。このようにしてＮＭＯＳ，ＰＭＯＳともＬＤＤ構造
のＴｒを作製する（図２（ｅ））。即ち、前記サイドウ
ォール３１の下部はＮ- またはＰ- 層、それ以外はＮ+
またはＰ+ 層のいわゆるＬＤＤ構造のソース・ドレイン
が形成される。
【０００６】
【発明が解決しようと課題】本来、電界集中を緩和する
には、ドレイン領域特にＮＭＯＳ側のドレインのみＬＤ
Ｄ構造を採用すればよいが、製造方法の工程上、ソース
領域も必然的にＬＤＤ構造となるため、ＭＯＳＦＥＴの
電流駆動能力の点で不利になるという問題点があった。
には、ドレイン領域特にＮＭＯＳ側のドレインのみＬＤ
Ｄ構造を採用すればよいが、製造方法の工程上、ソース
領域も必然的にＬＤＤ構造となるため、ＭＯＳＦＥＴの
電流駆動能力の点で不利になるという問題点があった。
【０００７】周知のように、ＮＭＯＳは電子がキャリア
となるので、ホールがキャリアとなるＰＭＯＳ側より電
界集中が生じ易く、つまりホットエレクトロンが発生し
て特性劣化の原因となるのである。
となるので、ホールがキャリアとなるＰＭＯＳ側より電
界集中が生じ易く、つまりホットエレクトロンが発生し
て特性劣化の原因となるのである。
【０００８】この発明は、前記の点に鑑みなされたもの
で、その目的は、ＮＭＯＳ側のドレインの低濃度領域を
ソース側よりのびるように形成することにより、従来の
問題点を解決したＬＤＤ型ＭＯＳ半導体装置の製造方法
を提供することにある。
で、その目的は、ＮＭＯＳ側のドレインの低濃度領域を
ソース側よりのびるように形成することにより、従来の
問題点を解決したＬＤＤ型ＭＯＳ半導体装置の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】この発明は前記目的のた
め、ＬＤＤ型ＭＯＳＦＥＴにおいて、ＮＭＯＳ側のソー
ス領域とドレイン領域のサイドウォール幅を異なる大き
さ、つまりその値をソース側の方が小さいように形成し
て、ドレイン側の低濃度層をソース側より長くのびる構
造に形成したものである。
め、ＬＤＤ型ＭＯＳＦＥＴにおいて、ＮＭＯＳ側のソー
ス領域とドレイン領域のサイドウォール幅を異なる大き
さ、つまりその値をソース側の方が小さいように形成し
て、ドレイン側の低濃度層をソース側より長くのびる構
造に形成したものである。
【００１０】
【作用】本発明は前述したように、ＮＭＯＳ側のドレイ
ンのみ低濃度層の長さをＮＭＯＳのソースより長くのば
すように形成したので、ＮＭＯＳのドレインの電界集中
が効果的に緩和されるとともに、ソース領域はチャネル
部に低濃度領域があまりのびておらず、高濃度領域が低
濃度領域端の近傍まで存在しているため、電流駆動能力
の点で従来のＬＤＤ構造のＭＯＳＦＥＴに比べてすぐれ
た装置を実現できる。
ンのみ低濃度層の長さをＮＭＯＳのソースより長くのば
すように形成したので、ＮＭＯＳのドレインの電界集中
が効果的に緩和されるとともに、ソース領域はチャネル
部に低濃度領域があまりのびておらず、高濃度領域が低
濃度領域端の近傍まで存在しているため、電流駆動能力
の点で従来のＬＤＤ構造のＭＯＳＦＥＴに比べてすぐれ
た装置を実現できる。
【００１１】
【実施例】以下この発明の実施例を図に示し、説明す
る。
る。
【００１２】本例も従来例と比較し易いようＬＤＤ構造
のＣＭＯＳＴｒの製造工程としてある。まず、従来例と
同様に、シリコン基板１にＰｗｅｌｌ領域３、Ｎｗｅｌ
ｌ領域２、フィールド酸化膜４、ゲート酸化膜５および
ゲート電極６を形成する。
のＣＭＯＳＴｒの製造工程としてある。まず、従来例と
同様に、シリコン基板１にＰｗｅｌｌ領域３、Ｎｗｅｌ
ｌ領域２、フィールド酸化膜４、ゲート酸化膜５および
ゲート電極６を形成する。
【００１３】次に、ＰＭＯＳ形成側をレジスト７で覆
い、ＮＭＯＳ形成側のソース・ドレイン領域にＰ31+ を
打込みエネルギー３０〜５０ｋｅＶ、ドーズ量１Ｅ１３
〜５Ｅ１３の条件でイオン注入し、Ｎ- 層１３ａを形成
する（図１（ａ））。
い、ＮＭＯＳ形成側のソース・ドレイン領域にＰ31+ を
打込みエネルギー３０〜５０ｋｅＶ、ドーズ量１Ｅ１３
〜５Ｅ１３の条件でイオン注入し、Ｎ- 層１３ａを形成
する（図１（ａ））。
【００１４】つづいて前記レジスト７を除去し、ＮＭＯ
Ｓのソース領域をレジスト８で覆い、ＰＭＯＳのソース
・ドレイン領域およびＮＭＯＳのドレイン領域にＢＦ2
+ を打込みエネルギー３０〜５０ｋｅＶ、ドーズ量５Ｅ
１２〜１Ｅ１３の条件でイオン注入する（図１
（ｂ））。
Ｓのソース領域をレジスト８で覆い、ＰＭＯＳのソース
・ドレイン領域およびＮＭＯＳのドレイン領域にＢＦ2
+ を打込みエネルギー３０〜５０ｋｅＶ、ドーズ量５Ｅ
１２〜１Ｅ１３の条件でイオン注入する（図１
（ｂ））。
【００１５】従ってこの時、ＮＭＯＳのソース領域は前
の工程でのＮ- 層のままであり、ＰＭＯＳのソースドレ
イン領域はＰ- 層が形成される。一方、ＮＭＯＳのドレ
イン領域は、ＮＭＯＳのソースに比べ薄いＮ- 層となる
が、Ｐ31、ＢＦ2 + 両方のイオン注入がされているた
め、不純物の量としては多くなっている。次に、８００
〜９００℃の低温で熱酸化して酸化膜９を全面に形成す
ると、ＮＭＯＳはドレイン領域の方が、ソース領域に比
べ不純物の量が多いため、厚い酸化膜９ａが形成され
る。この時、酸化温度が低いほどドレイン領域とソース
領域の酸化膜厚差は大きくなる。この現象は低温増速酸
化として広く知られている。
の工程でのＮ- 層のままであり、ＰＭＯＳのソースドレ
イン領域はＰ- 層が形成される。一方、ＮＭＯＳのドレ
イン領域は、ＮＭＯＳのソースに比べ薄いＮ- 層となる
が、Ｐ31、ＢＦ2 + 両方のイオン注入がされているた
め、不純物の量としては多くなっている。次に、８００
〜９００℃の低温で熱酸化して酸化膜９を全面に形成す
ると、ＮＭＯＳはドレイン領域の方が、ソース領域に比
べ不純物の量が多いため、厚い酸化膜９ａが形成され
る。この時、酸化温度が低いほどドレイン領域とソース
領域の酸化膜厚差は大きくなる。この現象は低温増速酸
化として広く知られている。
【００１６】次に全面にＰＳＧ膜１０を形成する（図１
（ｃ））。
（ｃ））。
【００１７】つづいて、異方性エッチングを行うことに
より、前記熱酸化膜９，９ａおよび生成膜１０をゲート
電極６の側壁にサイドウォール１１，１１ａとして残
す。この時、被エッチング膜厚がＮＭＯＳにおいてはド
レイン領域の方がソース領域に比べて厚いため、サイド
ウォール幅はドレイン側１１ａの方がソース側に比べて
大きくなる（図１（ｄ））。したがって、ＮＭＯＳ領域
のドレイン側のサイドウォール幅を０．１０〜０．２０
μｍに設定すれば、ソース側のサイドウォール幅はそれ
以下となる。ドレイン側とソース側のサイドウォール幅
の差は、被エッチング膜の膜厚差によって決まる。すな
わち、ドレイン領域とソース領域の不純物の量の差、お
よび酸化条件をコントロールすることによって制御可能
である。
より、前記熱酸化膜９，９ａおよび生成膜１０をゲート
電極６の側壁にサイドウォール１１，１１ａとして残
す。この時、被エッチング膜厚がＮＭＯＳにおいてはド
レイン領域の方がソース領域に比べて厚いため、サイド
ウォール幅はドレイン側１１ａの方がソース側に比べて
大きくなる（図１（ｄ））。したがって、ＮＭＯＳ領域
のドレイン側のサイドウォール幅を０．１０〜０．２０
μｍに設定すれば、ソース側のサイドウォール幅はそれ
以下となる。ドレイン側とソース側のサイドウォール幅
の差は、被エッチング膜の膜厚差によって決まる。すな
わち、ドレイン領域とソース領域の不純物の量の差、お
よび酸化条件をコントロールすることによって制御可能
である。
【００１８】次にＮＭＯＳ、ＰＭＯＳとも従来同様の方
法により、それぞれＮ+ 拡散層１３、Ｐ+ 拡散層１２を
形成する（図１（ｅ））。この時、ＮＭＯＳにおいては
ドレイン側とソース側の拡散層プロファイルは、サイド
ウォール幅の差により異なり、ＮＭＯＳのドレインはＮ
ＭＯＳのソースより低濃度領域１３ａの長さが長くのび
ているプロファイルとなる。言い換えればＮＭＯＳのソ
ース側は低濃度領域１３ａのあまりのびていないプロフ
ァイルとなる。
法により、それぞれＮ+ 拡散層１３、Ｐ+ 拡散層１２を
形成する（図１（ｅ））。この時、ＮＭＯＳにおいては
ドレイン側とソース側の拡散層プロファイルは、サイド
ウォール幅の差により異なり、ＮＭＯＳのドレインはＮ
ＭＯＳのソースより低濃度領域１３ａの長さが長くのび
ているプロファイルとなる。言い換えればＮＭＯＳのソ
ース側は低濃度領域１３ａのあまりのびていないプロフ
ァイルとなる。
【００１９】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＤＤ構造のＭＯＳＦＥＴとして、ＮＭＯＳのドレインの
低濃度層をソースのそれより長くするように形成したの
で、電界集中が最も生じるＮＭＯＳのドレインのその現
象を緩和できるとともに、ＮＭＯＳのソースは低濃度層
の長さが短く、高濃度層が低濃度層の近傍まで存在して
いるため、電流駆動能力の点で従来のＬＤＤ構造のＭＯ
ＳＦＥＴに比べて優れた特性を実現できる。
ＤＤ構造のＭＯＳＦＥＴとして、ＮＭＯＳのドレインの
低濃度層をソースのそれより長くするように形成したの
で、電界集中が最も生じるＮＭＯＳのドレインのその現
象を緩和できるとともに、ＮＭＯＳのソースは低濃度層
の長さが短く、高濃度層が低濃度層の近傍まで存在して
いるため、電流駆動能力の点で従来のＬＤＤ構造のＭＯ
ＳＦＥＴに比べて優れた特性を実現できる。
【００２０】しかも、この形成のための製造工程数を従
来より増すことなく製造できる。
来より増すことなく製造できる。
【図１】本発明の実施例の工程断面図
【図２】従来例の工程断面図
６ ゲート電極 ７，８ レジスト ９ 酸化膜 １０ ＰＳＧ膜 １１ サイドウォール １３ Ｎ+ 層 １３ａ Ｎ- 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (1)
- 【請求項１】 （ａ）半導体基板上にゲート絶縁膜を介
してＭＯＳＦＥＴのゲート電極を形成し、該ゲート電極
をマスクに前記基板に、該基板と逆導電型の不純物を導
入し低濃度ソース・ドレイン層を形成する工程と、
（ｂ）前記低濃度ドレイン層に選択的に不純物を導入す
る工程と、（ｃ）前記基板を熱酸化し、前記低濃度ドレ
イン層上に前記低濃度ソース層よりも厚い酸化膜を形成
する工程と、（ｄ）前記ゲート電極の側壁に、前記低濃
度ドレイン側が前記低濃度ソース側よりも広い幅のサイ
ドウォールを形成する工程と、（ｅ）前記ゲート電極及
び前記サイドウォールをマスクに、前記基板に、該基板
と逆導電型の不純物を導入し、高濃度ソース・ドレイン
層を形成する工程とを、順次施すことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298521A JPH06151451A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298521A JPH06151451A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151451A true JPH06151451A (ja) | 1994-05-31 |
Family
ID=17860809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298521A Pending JPH06151451A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151451A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4130417A1 (de) * | 1991-09-10 | 1993-03-11 | Mannesmann Ag | Vorrichtung zum vereinzeln und verschwenken von schmalbandbunden |
| DE4304734A1 (de) * | 1991-09-10 | 1994-08-18 | Mannesmann Ag | Vorrichtung zum Vereinzeln und Verschwenken von Schmalbandbunden |
| JP2009501432A (ja) * | 2005-03-29 | 2009-01-15 | フリースケール セミコンダクター インコーポレイテッド | 非対称性誘電領域を備える半導体装置の形成方法及びその半導体装置の構造 |
-
1992
- 1992-11-09 JP JP4298521A patent/JPH06151451A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4130417A1 (de) * | 1991-09-10 | 1993-03-11 | Mannesmann Ag | Vorrichtung zum vereinzeln und verschwenken von schmalbandbunden |
| DE4304734A1 (de) * | 1991-09-10 | 1994-08-18 | Mannesmann Ag | Vorrichtung zum Vereinzeln und Verschwenken von Schmalbandbunden |
| JP2009501432A (ja) * | 2005-03-29 | 2009-01-15 | フリースケール セミコンダクター インコーポレイテッド | 非対称性誘電領域を備える半導体装置の形成方法及びその半導体装置の構造 |
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