KR940000986B1 - 스택형 cmos 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 CMOS 구조단면도.
제2도는 본 발명이 CMOS 제조 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 열적산화막
3 : 제1폴리실리콘막 3a : 게이트 폴리실리콘
4 : 게이트 산화막 5 : 제2폴리실리콘막
PR1: 감광제
본 발명은 스택형 CMOS(Stacked Complementary Metal Oxide Semiconductor)제조방법에 관한 것으로, 특히 선택적인 에치(Etch)방법으로 기판내에 트렌치를 형성하고 이 트렌치내에 제1게이트 폴리실리콘을 형성하여 공정의 평탄화를 이룰 수 있도록 한 것이다.
종래의 기술은 첨부된 제1도에 나타낸 바와 같이 실리콘기판위에 게이트 산화막을 형성하고 제1게이트 폴리실리콘을 형성한 후 N+형 소오스/드레인 이온주입을 실시하여 N채널 트랜지스터를 형성하고 그 위에 SOI(Silicon On Insulator)구조를 갖는 P채널을 형성한 것이었다.
이때, 제1게이트 폴리실리콘은 상기 N형 채널과 P형 채널에 공용되어진다. 그러나 상기 종래기술은 다음과 같은 문제점이 있었다.
즉, 미리 형성된 N형 채널위에 절연용 산화막을 증착시킨 후 그 위에 P형 채널을 형성시키기 때문에 제1게이트 폴리실리콘막의 형성에 의해 P형 채널을 위한 제2폴리실리콘막 증착시 많은 토포러지(Topology)를 갖게 되어 공정이 평탄화가 이루어지지 않게 되는 단점이 있었다.
본 발명은 상기 단점을 제거키 위한 것으로, 이를 첨부된 제2도(A)내지 제2도(E)를 참조하여 상술하면 다음과 같다.
먼저 제2도(a)와 같이 P형 실리콘기판(1)의 게이트 형성영역을 선택적으로 에치하여 트렌치를 형성한 다음 전체적으로 소정두께의 열적산화막(2)을 성장시킨다.
그리고 제2도(b)와 같이 트렌치가 충분히 메꾸어지도록 실리콘기판(1)표면으로부터 소정 두께 이상으로 제1폴리실리콘막(3)을 증착한 후 제2도(c)와 같이 이 제1폴리실리콘막(3)을 상기 산화막(2)이 드러날때까지 에치백(Etch back)하여 실리콘기판(1)의 표면을 평탄화시키므로써 트렌치 내에 게이트 폴리실리콘(3a)을 형성한다.
이어 제2도(c)와 같이 게이트 폴리실리콘(3a)위에 감광제(PR1)마스크를 형성한 후 실리콘기판(1)내에 고농도 n형 이온주입으로 N채널 트랜지스터의 고농도 소오스/드레인을 형성한다.
그리고 제2도(d)와 같이 상기 감광제(PR1)를 제거하고 전체적으로 게이트 산화막(4)을 형성한 다음, 제2도(E)와 같이 전면에 저농도 n형 제2폴리실리콘막(5)을 형성하여 S.O.I(Silicon On Insulator)구조로 만든다.
이때 고온(약 800-900℃)에서 약 30분간 열처리하여 상기 제2폴리실리콘막(5)을 재결정화시킨 후 상기 게이트 폴리실리콘(3a)상측의 제2폴리실리콘 위에 마스크(도면에는 도시되지 않음)를 형성하고 노출된 제2폴리실리콘(5)에 고농도 P형 이온주입하여 P채널 트랜지스터의 소오스 및 드레인 영역을 형성한다.
이상과 같이 본 발명에 의하면 N형 채널과 P형 채널이 공용으로 사용하는 게이트 폴리실리콘막을 선택적으로 에치방법에 의해 실리콘기판 내부에 형성시키므로써 스택형 CMOS 구종 대해 공정의 평탄화를 이룰 수 있는 효과가 있다.
Claims (2)
- 실리콘기판(1)의 게이트 형성영역을 식각하여 트렌치를 형성하고 전 표면에 열적산화막(2)을 형성하고 상기 트렌치내에 게이트 폴리실리콘(3a)을 형성하는 단계, 상기 게이트 폴리실리콘(3a)을 제외한 실리콘기판(1)표면에 고농도 n형 이온주입으로 N형 채널을 형성하는 단계, 전면에 게이트 산화막(4)과 소정 두께의 저농도 n형 폴리실리콘층(50)을 차례로 형성하여 SOI 구조를 만드는 단계, 상기 게이트 폴리실리콘(3a)상부의 폴리실리콘(5)위에 마스크를 형성하고 노출된 상기 폴리실리콘(5)에 고농도 P형 이온주입하여 P형 채널을 형성하는 단계가 차례로 포함됨을 특징으로 하는 스택형 CMOS 제조방법.
- 제1항에 있어서, SOI 구조를 위한 상기 폴리실리콘(5)은 증착후 P채널 형성을 위하여 약 800-900℃의 온도에서 약 30분간 열처리하여 재결정화시킴을 특징으로 하는 스택형 CMOS 제조방법.
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