JPS5828734B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、半導体集積回路
を構成する基本素子寸法をできるだけ小さくするととも
に、容易に多層配線を可能とする半導体装置の製造方法
を提供するものである。

従来、いわゆるシリコンゲートＭＯＳトランジスタ、Ｉ
Ｃ等では配線の手段として用いられるのが、拡散層、多
結晶シリコン層及び金属配線の３種類であるが、更にも
う一層配線の手段を増やそうとした場合、次のような問
題を生じた。

先づ、多結晶シリコン層のパターンを形成し、このパタ
ーンを用いて、ゲート酸化膜を除去する。

このとき同時にフィールド酸化膜も一部エッチングされ
る。

次に、多結晶シリコンを酸化又は、ＣＶＤ法による二酸
化シリコンを形成することによって、絶縁層を形成する
。

したがって、多結晶シリコンの配線の所では多結晶シリ
コンの厚さと、ゲート酸化膜エツチングに相当する厚さ
が加わった段差を生じ、このため、段差の所で金属配線
が薄くなり、断線が生じ易いといった問題があった。

一方これらの段差は、フォトレジストハターン形成時に
、段差の高い部分と低い部分にまたがる時、低い部分に
フォトレジストが残って、微細なパターンが形成できな
いといった問題も生じた。

したがって、配線をすべき表面に段差を生じるといった
現象のため、更に一層配線を増やすといったことが困難
であり、且、パターンの微細化が困難であった。

更に、多結晶シリコン層上に絶縁層を形成した後に、コ
ンタクト窓明けのため絶縁層を一部エッチングしなげれ
ばならず、マスク、フォトレジストのピンホール等によ
り、歩留りを低下させる結果となった。

このため、高集積化ＩＣが困難となっていた。

又、コンタクトを作るべき所はマスク合せズレ、窓の大
きさのバラツキ等を吸収するため、コンタクト窓より大
きな不純物拡散層又は多結晶シリコン層を必要としてい
た。

そこで、本発明は半導体基板の表面にほぼ平坦なコンタ
クト部、絶縁された導電層および絶膜層を形成し、素子
寸法を小さくするとともに容易に多層配線構造を実現可
能とするものである。

第１図ａ−ｑにより、本発明の一実施例について説明す
る。

第１図は半導体集積回路の基本素子である第２図に示す
ＭＯＳ）ランジスタについて説明する。

今ＮチャンネルシリコンゲートＭＯＳトランジスタの製
造する工程で考えることにする第１図ｇで、１は半導体
基板すなわちＰ型シリコン基板である。

２は耐酸化性膜であるシリコンナイトライドを示す。

先づ、半導体基板１にシリコンナイトライド２をＳ ｉ
Ｈ４とＮＨ３のＣＶＤ法により厚さ約１５０ＯＡ形成
し、フィールド部となる部分のシリコンナイトライド２
を感光性樹脂をマスクを用いて、部分的に露出させ、不
要部分の樹脂を取り去って形成したパターンにより、エ
ツチングして窓明けする。

（以下、感光性樹脂を用いてパターンを作り、窓明けす
る工程をフォトエッチ工程と言う）。

次いで、シリコンナイトライド２をマスクとして、半導
体基板１０周辺の一部を第１図ｇに示すように約５００
０人エツチングする。

次に、シリコンの酸化を湿酸素中で行ない、基板１のエ
ツチング部に二酸化シリコン層３を約１０００ ＯＡの
厚さに形成する。

（第１図ｂ）。シリコンは酸化されると厚さが約２倍と
なるのでこの工程においてほぼ平坦な表面が得られる。

次にシリコンナイトライド２２を除去する（第１図Ｃ）
。

次に、更に酸化を行ない、ゲート酸化膜４とフィールド
酸化膜３′を形成する（第１図ｄ）。

しかるのち、フォトエッチ工程により、ソース、ドレイ
ンのコンタクトと成るべき所に窓明けして窓５，６を形
成する。

このとき、ゲートとなる部分により大きなゲート酸化膜
４′を残すようにする（第１図Ｃ）。

次に全面に多結晶シリコン層をＳｉＨ４，５ｉＣ１４等
の熱分解法により、厚さ約３００ＯＡ成長させろ。

（第１図ｆ）。この場合、成長条件により、ソース、ド
レインのコンタクトのため酸化膜ノない部分すなわち窓
５，６０部分では、単結晶シリコンが成長するが、本発
明の効果に関して何んら変らないので、以下説明上では
、ここで形成される単結晶シリコンも多結晶シリコン層
７として扱かう。

この多結晶シリコン層７は、ゲート電極、ソース、ドレ
インと金属配線の接続及び金属配線と交差するクロスア
ンダ配線として用いられるので、電気伝導度を高めてお
かなければならない。

このため、多結晶シリコンは、あらかじめｎ型の不純物
を含むようにして成長させる。

もちろん、ｎ型の不純物を多結晶シリコン層７を成長さ
せてから拡散させても良い。

次に、全面に耐酸化性膜であるシリコンナイトライドな
厚さ約ｓｏｏ、ｊ成長させ、フォトエッチ工程によりシ
リコンナイトライド８よりなるパターンを形成する（第
１図ｇ）。

この場合シリコンナイトライド膜８は、第２図ｇで示す
ｃ −ｃ’方向はあらかじめ定めたコンタクトとなる寸
法にし、Ｂ −Ｂ’力方向コンタクトとなる寸法より少
し太き（して残すようにする。

こうしたのち、感光性樹脂であるフォトレジスト膜にパ
ターンを形成し、７７］−トレジスト膜９をマスクとし
て、先づシリコンナイトライド８の所定部をエツチング
し、次いで、同じフォトレジスト膜９をマスクとして多
結晶シリコン層７０所定部を約Ｈの厚さ迄エツチングす
る。

この場合、ＣＦ４を用いたプラズマエツチング法であれ
ば、シリコンナイトライド８と多結晶シリコン層７のエ
ツチングを同時に行なうこともできる（第１図ｈ）。

次にイオン注入法により、リンイオン１０を注入する（
第１図ｉ）。

このときソース、ドレイン領域作成のため前記工程でほ
ぼＨの厚さになった多結晶シリコン層１１及びゲート酸
化膜４り端部を通してイオン注入を可能とし、一方、フ
ィールド部として、はぼ％の厚さになった多結晶シリコ
ン層２７及びフィールド酸化膜３′をイオンが通過しな
いような条件にしなげればならない。

又、もちろん、フォトレジスト膜９及び多結晶シリコン
層７とゲート酸化膜４を通過してイオン１０が半導体基
板１に達しないようにする必要がある。

今、簡単のため、リンイオンに対する飛程をシリコン多
結晶シリコン、二酸化シリコン、フォトレジストに対し
、夫々１： １：１：２とする。

そうすれば、フォトレジストの膜厚は、イオン注入のマ
スク効果としては、シリコンで換算した場合、％となる
と考えて良い。

そこで今夫々の膜の厚さを、フォトレジスト膜９を１０
０００久、多結晶シリコン層７を３０００人、％に薄く
した多結晶シリコン層１７ 、２７を１５０ＯＡ、ゲー
ト酸化膜４′を１ｏｏｏ久、フィールド酸化膜３′を１
００００Ａとする。

ソース、ドレインとなるべき所では、１ｏｏｏ人のゲー
ト酸化膜４′と、１５００Ａの多結晶シリコン層１７を
通してイオン注入するので、シリコン換算２５００大の
等膜厚さと考えられる。

この２ｓｏｏＡのシリコンを通してリンイオン注入する
には、飛程を２５００大として、はぼ２００に■で加速
されたイオンで良い。

一方、フィールド部に対しては、フィールド酸化膜３１
を１０００ＯＡと１５００大の多結晶シリコン層２７を
通してイオン注入するので、シリコン換算で１１５００
人の等価厚さに相当する。

又、ゲート部では、１ｏｏｏｏＡのフォトレジスト膜９
と３００ＯＡの多結晶シリコン層７と１ｏｏｏｉのゲー
ト酸化膜４′を通して、イオン注入するのでシリコン換
算で９ｏｏｏＡの等価厚さとなる。

２００ＫＶで加速したリンイオンに対して、９０００人
及び１１５００人のシリコン膜は十分飛程より大きく、
イオン注入のマスクとして十分である。

したがって、リンイオンを２００ＫＶで加速して注入す
ると、ソース、ドレインとなるべき所だけに不純物を導
入することができる（第１図ｉ）。

次に、イオン注入された不純物（リン）１０′のアニー
リング及び拡散と、ｎ型多結晶シリコンから基板１へ拡
散を行なってｎ型ソース、ドレイン領域１１，１２を形
成する。

なお、この工程は次の酸化工程で同時に行なうことにし
て、はぷいても良い。

こうしたのち、酸化を行ない薄くした多結晶シリコン層
１７ 、２７を二酸化シリコン層１３とする（第１図ｊ
）。

この時、シリコンナイトライド８で覆われている部分の
多結晶シリコン層７は酸化されず、覆われていない部分
で薄くしなかった多結晶シリコン層３７は、はぼ半分の
厚さが酸化される。

この酸化されずに残っている多結晶シリコン層３７は導
体として相互結果に用いられる。

シリコンが酸化されると、酸化されたシリコンの厚さの
ほぼ２倍の厚さの二酸化シリコンとなるので、薄い多結
晶シリコン層１７，２７を１５００人を酸化するとほぼ
３０００Ａの厚さになる。

したがって、シリコンナイトライド８で覆われている多
結晶シリコン層７の上面１４を標準と考えると、薄くし
た多結晶シリコン層１７，２７を酸化した所はほぼ同じ
高さになり、一方薄くしなかった多結晶シリコンの部分
では１５００人高くなることになる。

これは、多結晶シリコンによって生じていた段差が少な
くとも％以下に減少したことになる。

次にシリコンナイトライドの表面の酸化された膜及びシ
リコンナイトライド９を除去する（第１図ｋ）。

次に、多層配線を行うべく多結晶シリコンを形成して第
１図ｆ−に迄とほぼ同じような工程を行う。

すなわち、先づ、ｎ型多結晶７９５７層１５を形成しく
第１図１）、シリコンナイトライド１６でパターンを形
成して（第１図ｍ）、フォトレジスト１８をマスクとし
てシリコンナイトライド１６を除去し、多結晶シリコン
層１５０所定部をほぼＨの厚さ迄エツチングする（第１
図ｎ）。

次にフォトレジスト１８を除去して酸化を行ないほぼ％
の厚さにした多結晶シリコン層２５ 、３５を酸化物層
１９（二酸化シリコン層）に変える（第１図０）。

次いでシリコンナイトライド１６を除去しく第１図ｐ）
、アルミニウム等の金属膜を蒸着し、フォトエッチ工程
によりパターンを形成する（第１図ｑ）。

２０，２１．２２はそれぞれソース電極、他の配線、ド
レイン電極である。

以上の説明では多結晶シリコンによる多層配線は２層と
したが、上記方法は２層のみならず、同一の工程すなわ
ち、第１図１−ｐと同じ手法を用いて３層、４層等も実
現できる。

なお、本実施例は、ＮチャンネルシリコンゲートＭＯＳ
トランジスタについて示したが、ＩＣにおけるＥ／ＤＭ
Ｏ８等で、トランジスタのスレッシュホルド電圧Ｖｔの
制御が必要なものもある。

この場合、第１図ｄ又はｅの工程が、所望の部分へイオ
ン注入法により不純物を導入して、Ｖｔの制御を行なえ
ばよい。

上記方法によれば、第２図ｅ以降の工程で高温処理を要
するのが、第１図ｉ−ｊ間と００工程のみであるから、
特にＭＯＳトランジスタの性能に問題となるようなこと
はない第２図は第１図の方法により作成されたＭＯＳ）
ランジスタの構造を示すもので、ｓｏ 、ｓｉは多結晶
シリコン層７および１５から作成されたソース、ドレイ
ンコンタクト領域、５２は多結晶シリコン層７からなる
ゲートコンタクト領域、５３は多結晶シリコン層１５か
らなる配線領域、５４はゲート電極配線、５５は多結晶
シリコン層１５から形成され、上記配線５４と領域５２
とを結ぶコンタクト領域を示すものである。

以上のように、本発明によれば、多結晶シリコンによる
配線のコンタクト部は、薄くした多結晶シリコンを酸化
した部分とほぼ平坦な構造となり又、薄くしなかった多
結晶シリコンを酸化した部分との段差も、従来の％以下
にすることが可能となった。

この様にほぼ半分酸化された多結晶シリコン層を本題発
明によれば、さらに相互配線に用いることが出来る。

更にコンタクト窓は、多結晶シリコンと同じマスクで作
られるので、マスク合せズレ等に影響されず、必要な最
小寸法とすることが可能となった。

更にコンタクト窓は、シリコンナイトライドの選択的除
去によって行なえるので、酸化膜をエツチングする時の
ようにピンホール等を発生させることもなく、したがっ
て、多層配線における高歩留りを実現することができる
。

又、表面が平坦になったので、金属配線のパターン形成
も、容易になり多層配線、コンタクト面積の減少とあい
まって、高密度化、高集積化ＩＣを実現できる。

【図面の簡単な説明】

第１図ａ−ｑは本発明の一実施例であるｎチャンネルＭ
Ｏ３）ランジスタについての各工程毎の断面構造図を示
す。 第２図は本発明の方法により作成されたｎチャンイ・ル
ＭＯ８）ランジスタを示し、ａは要部上面図、ｂ、ｃは
ａのＢ−Ｂ’、Ｃ−Ｃ線断面図を示す。 １・・・・・・半導体基板、２，８，１６・・・・・・
シリコンナイトライド、３，１３，１９・・・・・・二
酸化シリコン層、７，１７，２７，１５，２５，３５・
・・・・・多結晶シリコン層、９，１８・・・・・・フ
ォトレジスト膜、１１．１２・・・・・・ソース、ドレ
イン領域、５０゜５１．５２，５３・・・・・・ケース
、トレイン、ケートおよび他の配線領域、２０ 、２２
・・・・・・ソース、ドレイン電極配線、２１・・・・
・・他の電極配線。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板の一生面上に低抵抗率の半導体層を形成
   する工程と、この半導体層のコンタクト形成領域上に耐
   酸化性膜を選択的に形成し、上記半導体層の分離領域と
   なる所定部を選択的に所定の厚に除去する工程と、上記
   耐酸化性膜をマスクとして選択酸化を行ない、上記所定
   部を全部酸化し、上記半導体層を分離する分離絶縁膜を
   形成するとともに上記耐酸化性膜の形成されていない上
   記半導体層を表面より所定量酸化し層間絶縁膜を形成す
   る工程と、上記耐酸化性膜を除去し、上記半導体層表面
   を露出し、この露出表面、上記分離絶縁膜及び上記層間
   絶縁膜上に配線層を形成し、上記半導体層に接続される
   上記配線層を上記分離絶縁膜及び上記層間絶縁膜上に形
   成する工程を含むことを特徴とする半導体装置の製造方
   法。