JPH098123A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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JPH098123A
JPH098123A JP8152112A JP15211296A JPH098123A JP H098123 A JPH098123 A JP H098123A JP 8152112 A JP8152112 A JP 8152112A JP 15211296 A JP15211296 A JP 15211296A JP H098123 A JPH098123 A JP H098123A
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JP
Japan
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impurity ions
soi
region
soi layer
semiconductor device
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Pending
Application number
JP8152112A
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English (en)
Inventor
Joon Hwang
儁 黄
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
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Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands

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Abstract

(57)【要約】 【課題】 本発明は、半導体素子の活性領域を最大化す
ることができる半導体素子及びその製造方法を提供する
ことに目的がある。 【解決手段】 シリコン基板、絶縁層及びＳＯＩ層から
成るＳＯＩウエハーのＳＯＩ層に不純物イオンを注入し
て素子分離領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の素子
分離膜及びその形成方法に関するものであり、特に、素
子分離領域のＳＯＩ(Silicon On Insulator)層に不純物
イオンを注入することにより活性領域(active region)
の大きさを最大化し、平坦化を向上することができるよ
うにした半導体素子の素子分離膜及びその形成方法に関
するものである。
【０００２】
【従来の技術】一般的に、半導体素子が高集積化するに
従い、次世代のトランジスターとしてＳＯＩトランジス
ターが使用されている。これは、従来のＭＯＳ(Metal O
xide Semiconductor) トランジスターに比して、パンチ
スルー(punch-through) 特性、しきい値電圧(threshold
voltage) 等のような電気的特性が著しく向上した素子
である。このようなＳＯＩトランジスターはＳＯＩウエ
ハー(wafer) に形成される。尚、ＳＯＩウエハーは、従
来使用されたバルク(bulk)型のウエハーとは異なり、シ
リコン基板、絶縁層、及び上部シリコン層、即ち、ＳＯ
Ｉ層が積層された構造を有する。
【０００３】このようなＳＯＩウエハーに形成される従
来の半導体素子の素子分離膜形成方法を図１（Ａ）及び
図１（Ｂ）を通じて次の如く説明する。
【０００４】先ず、図１（Ａ）に図示した如く、ＳＯＩ
ウエハーに形成される従来の半導体素子の素子分離膜
は、シリコン基板１、絶縁層２及びＳＯＩ層３が積層構
造に形成されたＳＯＩウエハー10上に、パッド(pad) 酸
化膜４及び窒化膜５を順次に形成した後、素子分離領域
(isolation region ）Ｆの前記ＳＯＩ層が露出されるよ
うに、前記窒化膜５及びパッド酸化膜４を順次にパター
ニングする。次に、図１（Ｂ）に図示した如く、前記Ｓ
ＯＩ層３を酸化して素子分離膜６を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ように、ＬＯＣＯＳ(Local Oxidation of Silicon)工程
により形成される素子分離膜は、段差(topology ) が高
く、酸化工程の際、酸化剤が側面に拡散されて発生する
バーズビーク(bird's beak) により活性領域Ａの大きさ
が減少する短所がある。
【０００６】従って、本発明は、素子分離領域のＳＯＩ
層に不純物イオンを注入することにより、前記の短所を
解消することができる半導体素子の素子分離膜形成方法
を提供することにその目的がある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による半導体素子は、シリコン基板、絶縁層
及びＳＯＩ層が積層構造で形成されたＳＯＩウエハーを
形成し、前記ＳＯＩ層の第１選択領域に第１不純物イオ
ンを注入して形成された素子分離膜と、前記ＳＯＩ層の
第２選択領域に第２不純物イオンを注入して形成された
トランジスターの接合領域を有することを特徴とする。
【０００８】本発明による半導体素子の製造方法は、シ
リコン基板、絶縁層及びＳＯＩ層が積層構造で形成され
るＳＯＩウエハーを形成する段階と、前記ＳＯＩ層の第
１選択領域に第１不純物イオンを注入した後、熱処理を
して素子分離膜を形成する段階と、前記ＳＯＩ層の第２
選択領域に第２不純物イオンを注入してトランジスター
の接合領域を形成する段階からなることを特徴とする。
【０００９】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図２（Ａ）乃至図２（Ｃ）
は、本発明による半導体素子の素子分離膜形成方法を説
明するための素子の断面図である。
【００１０】図２（Ａ）は、シリコン基板11、絶縁層12
及びＳＯＩ層13が積層構造に形成されるＳＯＩウエハー
10A に感光膜20を塗布した後、素子分離領域FFの前記Ｓ
ＯＩ層13が露出するように、前記感光膜20をパターニン
グした状態の断面図である。このとき、前記絶縁層12は
酸化膜或は窒化膜を使用する。
【００１１】図２（Ｂ）は、前記パターニングされた感
光膜20をイオン注入マスク(mask)として利用したイオン
注入工程で、前記露出されたＳＯＩ層13に不純物イオン
を注入して素子分離膜16を形成した状態の断面図であ
り、前記不純物イオンは、トランジスターの接合領域に
注入される不純物イオンと反対型タイプの不純物イオン
を使用するが、接合領域形成時に注入された不純物イオ
ンが相殺されないようにするため、例えば、第１不純物
イオンが第２不純物イオンに比べて高濃度となるように
イオンを大量に注入する。
【００１２】例えば、ＰＭＯＳトランジスターの接合部
領域にＰ+ 型の不純物イオンが注入されるため、前記露
出されたＳＯＩにはＮ+ 型の不純物イオンを注入する。
一方、ＮＭＯＳトランジスターの接合領域にＮ+ 型の不
純物イオンが注入されるためＰ+ 型の不純物イオンが注
入される。
【００１３】図２（Ｃ）は、前記感光膜20を除去した
後、熱処理工程を実施して、素子分離膜16の形成を完了
した状態の断面図である。このように、不純物イオンが
注入された素子分離膜16は、トランジスターの接合部と
Ｐ−Ｎ、或は、Ｎ−Ｐ接合(junction)を成すことになる
ため、素子分離効果が充分であり、又、酸化工程を実施
しないため活性領域AAの大きさを、そのまま維持するこ
とができる。
【００１４】尚、前記ＳＯＩ層13の第１選択領域FFに第
１不純物イオンを注入した後、熱処理をして素子分離膜
16を形成し、その後、前記ＳＯＩ層13の第２選択領域AA
に第２不純物イオンを注入してトランジスターの接合領
域を形成すれば好ましい。
【００１５】
【発明の効果】上述した如く、本発明によれば、素子分
離領域のＳＯＩ層に、不純物イオンを注入して素子分離
膜を形成することにより、段差を増加させずに素子分離
効果を向上し、且つ、酸化工程を実施しないため、バー
ズビークの発生による活性領域の減少を防止することが
できる卓越した効果がある。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は、従来の半導体素子の素子
分離膜形成方法を説明するための素子の断面図である。
【図２】（Ａ）乃至（Ｃ）は、本発明による半導体素子
の素子分離膜形成方法を説明するための素子の断面図で
ある。
【符号の説明】
１，11…シリコン基板 ２，12…絶縁層 ３，13…ＳＯＩ層 ４…パッド酸化膜 ５…窒化膜 ６，16…素子分離膜 10，10A …ＳＯＩウエハー 20…感光膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子において、 シリコン基板、絶縁層及びＳＯＩ層が積層構造で形成さ
    れたＳＯＩウエハーを形成し、 前記ＳＯＩ層の第１選択領域に第１不純物イオンを注入
    して形成された素子分離膜と、 前記ＳＯＩ層の第２選択領域に第２不純物イオンを注入
    して形成されたトランジスターの接合領域を有すること
    を特徴とする半導体素子。
  2. 【請求項２】 請求項１において、 前記第１不純物イオンのタイプは前記第２不純物イオン
    のタイプと反対であることを特徴とする半導体素子。
  3. 【請求項３】 請求項１において、 前記第１不純物イオンの濃度は、前記第２不純物イオン
    の濃度より高いことを特徴とする半導体素子。
  4. 【請求項４】 請求項１において、 前記絶縁層は、酸化膜及び窒化膜の内のどちらか一つで
    あることを特徴とする半導体素子。
  5. 【請求項５】 請求項１において、 前記ＳＯＩ層に各々形成される前記素子分離膜及び前記
    接合領域は、Ｐ−Ｎ接合をなすことを特徴とする半導体
    素子。
  6. 【請求項６】 半導体素子の製造方法において、 シリコン基板、絶縁層及びＳＯＩ層が積層構造で形成さ
    れるＳＯＩウエハーを形成する段階と、 前記ＳＯＩ層の第１選択領域に第１不純物イオンを注入
    した後、熱処理をして素子分離膜を形成する段階と、 前記ＳＯＩ層の第２選択領域に第２不純物イオンを注入
    してトランジスターの接合領域を形成する段階からなる
    ことを特徴とする半導体素子の製造方法。
  7. 【請求項７】 請求項６において、 前記第１不純物イオンのタイプは、前記第２不純物イオ
    ンのタイプと反対であることを特徴とする半導体素子の
    製造方法。
  8. 【請求項８】 請求項６において、 前記第１不純物イオンの濃度は、前記第２不純物イオン
    の濃度より高いことを特徴とする半導体素子の製造方
    法。
  9. 【請求項９】 請求項６において、 前記絶縁層は、酸化膜及び窒化膜の内のどちらか一つで
    あることを特徴とする半導体素子の製造方法。
  10. 【請求項１０】 請求項６において、 前記ＳＯＩ層に各々形成される前記素子分離膜及び前記
    接合領域は、Ｐ−Ｎ接合をなすことを特徴とする半導体
    素子の製造方法。
JP8152112A 1995-06-20 1996-06-13 半導体素子及びその製造方法 Pending JPH098123A (ja)

Applications Claiming Priority (2)

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KR1019950016405A KR0154292B1 (ko) 1995-06-20 1995-06-20 반도체 소자의 소자분리막 형성방법
KR95-16405 1995-06-20

Publications (1)

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JPH098123A true JPH098123A (ja) 1997-01-10

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KR (1) KR0154292B1 (ja)
CN (1) CN1143260A (ja)

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CN1143260A (zh) 1997-02-19
KR0154292B1 (ko) 1998-12-01
KR970003791A (ko) 1997-01-29

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