JP2579923B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はCMOS構造の半導体装置の製造方法に係り、
特に素子分離領域の下に寄生チャンネル防止用の拡散層
を製造するための方法に関する。
特に素子分離領域の下に寄生チャンネル防止用の拡散層
を製造するための方法に関する。
（従来の技術） 従来のCMOS構造の半導体装置の製造方法を第２図に示
す。
す。
第２図（ａ）では、まず、Ｐ型半導体基板（以下、Ｐ
型基板と記す）11上全面に熱酸化膜12が形成される。次
に、この熱酸化膜12上にレジストパターン（図示せず）
が形成され、これをマスクとしてｎ型不純物例えば燐の
イオン注入層（図示せず）が選択的に形成される。次
に、レジストパターンが剥離され、この状態で熱処理を
施すことによってｎウェルと呼ばれるｎ型拡散層13が形
成される。これにより、ｎチャンネル領域とｐチャンネ
ル領域が形成される。
型基板と記す）11上全面に熱酸化膜12が形成される。次
に、この熱酸化膜12上にレジストパターン（図示せず）
が形成され、これをマスクとしてｎ型不純物例えば燐の
イオン注入層（図示せず）が選択的に形成される。次
に、レジストパターンが剥離され、この状態で熱処理を
施すことによってｎウェルと呼ばれるｎ型拡散層13が形
成される。これにより、ｎチャンネル領域とｐチャンネ
ル領域が形成される。
次の第２図（ｂ）では、まず、熱酸化膜12が全面剥離
される。次に、熱酸化膜14が再度基板全面に形成され
る。この後、この熱酸化膜16上には基板全面に渡ってシ
リコンナイトライド膜SiN（図示せず）が形成される。
次に、このシリコンナイトライド膜SiN上に、レジスト
パターン（図示せず）が形成され、これをマスクとして
シリコンナイトライド膜が選択的にエッチング除去され
ることにより、シリコンナイトライド膜パターン（以
下、SiNパターンと記す）15a,15bが形成される。
される。次に、熱酸化膜14が再度基板全面に形成され
る。この後、この熱酸化膜16上には基板全面に渡ってシ
リコンナイトライド膜SiN（図示せず）が形成される。
次に、このシリコンナイトライド膜SiN上に、レジスト
パターン（図示せず）が形成され、これをマスクとして
シリコンナイトライド膜が選択的にエッチング除去され
ることにより、シリコンナイトライド膜パターン（以
下、SiNパターンと記す）15a,15bが形成される。
次の第２図（ｃ）では、まず、ｐチャンネル領域を覆
うようにフォトレジスト膜16がパターニングされる。次
に、このフォトレジスト膜16及びSiNパターン15aをマス
クとしてＰ型不純物、例えばホウ素（Ｂ）がイオン注入
される。これにより、ｎチャンネル領域にｐ型不純物イ
オン注入層17が選択的に形成される。
うようにフォトレジスト膜16がパターニングされる。次
に、このフォトレジスト膜16及びSiNパターン15aをマス
クとしてＰ型不純物、例えばホウ素（Ｂ）がイオン注入
される。これにより、ｎチャンネル領域にｐ型不純物イ
オン注入層17が選択的に形成される。
次の第２図（ｄ）では、まず、ｎチャンネル領域のみ
を覆うようにフォトレジスト膜18がパターニングされ
る。次に、このフォトレジスト膜18及びSiNパターン15b
をマスクとして、ｎ型不純物、例えば燐（Ｐ）がイオン
注入されることにより、ｐチャンネル領域にｎ型不純物
イオン注入層19が選択的に形成される。
を覆うようにフォトレジスト膜18がパターニングされ
る。次に、このフォトレジスト膜18及びSiNパターン15b
をマスクとして、ｎ型不純物、例えば燐（Ｐ）がイオン
注入されることにより、ｐチャンネル領域にｎ型不純物
イオン注入層19が選択的に形成される。
第２図（ｅ）では、まず、第２図（ｄ）に示すフォト
レジスト膜18が剥離される。この後熱酸化がなされ、素
子分離用酸化膜20、ｎチャンネル側寄生チャンネル防止
用ｐ型拡散層21及びｐチャンネル側寄生チャンネル防止
用ｎ型拡散層22が形成される。
レジスト膜18が剥離される。この後熱酸化がなされ、素
子分離用酸化膜20、ｎチャンネル側寄生チャンネル防止
用ｐ型拡散層21及びｐチャンネル側寄生チャンネル防止
用ｎ型拡散層22が形成される。
ところで、寄生チャンネル防止用拡散層21及び22は素
子分離領域の下の濃度を高める働きをする。これによ
り、素子分離用酸化膜20をゲート膜とし、その上の配線
材料をゲート電極とする寄生トランジスタのしきい値
（VTH）が大きくなり、また隣り合う拡散層間のパンチ
スルー電流が抑えられるので、素子間の電気的短絡が抑
制される。
子分離領域の下の濃度を高める働きをする。これによ
り、素子分離用酸化膜20をゲート膜とし、その上の配線
材料をゲート電極とする寄生トランジスタのしきい値
（VTH）が大きくなり、また隣り合う拡散層間のパンチ
スルー電流が抑えられるので、素子間の電気的短絡が抑
制される。
なお、上述したような効果は、ｐ型基板11の濃度、ｎ
型拡散層13の濃度を上げることによっても得ることがで
きる。しかし、この場合は、素子分離領域の下のみなら
ず、トランジスタを形成する活性領域の基板濃度及び拡
散層濃度も高くなってしまう。その結果、基板電圧及び
拡散層電圧に対するトランジスタのしきい値電圧
（VTH）の依存性が大きくなり、電圧変動に伴うしきい
値電圧（VTH）のゆらぎ幅が大きくなるため、回路動作
が不安定となる。また、しきい値電圧（VTH）が大きく
なるため、これと所定電圧まで下げる工程が必要とな
る。すなわち、ｐ型半導体基板11あるいはｎ型拡散層13
とは異なる伝導型の不純物をそれぞれ選択的に導入し、
表面近傍の実効的濃度を下げることにより、しきい値
（VTH）を小さくする必要がある。
型拡散層13の濃度を上げることによっても得ることがで
きる。しかし、この場合は、素子分離領域の下のみなら
ず、トランジスタを形成する活性領域の基板濃度及び拡
散層濃度も高くなってしまう。その結果、基板電圧及び
拡散層電圧に対するトランジスタのしきい値電圧
（VTH）の依存性が大きくなり、電圧変動に伴うしきい
値電圧（VTH）のゆらぎ幅が大きくなるため、回路動作
が不安定となる。また、しきい値電圧（VTH）が大きく
なるため、これと所定電圧まで下げる工程が必要とな
る。すなわち、ｐ型半導体基板11あるいはｎ型拡散層13
とは異なる伝導型の不純物をそれぞれ選択的に導入し、
表面近傍の実効的濃度を下げることにより、しきい値
（VTH）を小さくする必要がある。
以上従来のCMOS構造の半導体装置の製造方法を説明し
たが、この方法では、素子分離領域の下に、寄生チャン
ネル防止用の拡散層21,22を形成するために、第２図
（ｃ）で説明したｐチャンネル領域での写真露光工程と
第２図（ｄ）で説明したｎチャンネル領域14での写真露
光工程の２回の写真露光工程が必要である。しかし、写
真露光工程はフォトマスクの製作やフォトレジスト膜の
塗布、露光、現像という多くステップ及び煩雑なステッ
プが必要なため、半導体装置の製造経費が増大するとい
う問題があった。
たが、この方法では、素子分離領域の下に、寄生チャン
ネル防止用の拡散層21,22を形成するために、第２図
（ｃ）で説明したｐチャンネル領域での写真露光工程と
第２図（ｄ）で説明したｎチャンネル領域14での写真露
光工程の２回の写真露光工程が必要である。しかし、写
真露光工程はフォトマスクの製作やフォトレジスト膜の
塗布、露光、現像という多くステップ及び煩雑なステッ
プが必要なため、半導体装置の製造経費が増大するとい
う問題があった。
（発明が解決しようとする問題点） 以上述べたように従来のCMOS構造の半導体装置の製造
方法においては、寄生チャンネル防止用拡散層を形成す
るのに、写真露光工程を２回必要とするため、半導体装
置の製造経費が増大するという問題があった。
方法においては、寄生チャンネル防止用拡散層を形成す
るのに、写真露光工程を２回必要とするため、半導体装
置の製造経費が増大するという問題があった。
そこでこの発明は、写真露光工程を用いることなく寄
生チャンネル防止用の拡散層を形成することが可能で、
半導体装置の製造経費の低減に寄与することができる半
導体装置の製造方法を提供することを目的とする。
生チャンネル防止用の拡散層を形成することが可能で、
半導体装置の製造経費の低減に寄与することができる半
導体装置の製造方法を提供することを目的とする。
（問題点を解決するための手段と作用） 上記目的を達成するためにこの発明は、第１導電型の
半導体基板上に、耐酸化性物質を含む第１の耐酸化性膜
と前記耐酸化性物質とは異なる第１の物質を含む第１の
膜とを順次積層して積層膜を形成し、この積層膜に、前
記半導体基板の第１導電型のトランジスタを形成する領
域に対応した開孔部を形成し、前記残存する積層膜をマ
スクを用いて前記半導体基板に不純物を導入し、前記半
導体基板に、第２導電型の半導体領域を形成し、前記第
１導電型の半導体基板の上方に、耐酸化性物質を含む第
２の耐酸化性膜を形成し、前記第２の耐酸化性膜に、素
子分離用絶縁膜を形成する領域に対応した開孔部を形成
し、前記第２の耐酸化性膜と前記半導体基板上に残存す
る積層膜とをマスクに用いて前記第２導電型の半導体領
域に不純物を導入し、前記第２導電型の半導体領域に、
寄生チャンネル防止領域を形成し、前記耐酸化性物質お
よび前記第１の物質とは異なる第２の物質を含む第２の
膜によって、前記積層膜に形成されている開孔部を埋め
込むとともに、前記第２の膜によって、前記第２導電型
の半導体領域上に残存する第２の耐酸化性膜を被覆し、
前記積層膜を構成している前記第１の膜上に残存する第
２の耐酸化性膜をマスクに用いて、前記第１の膜を除去
し、さらに前記積層膜を構成している第１の耐酸化性膜
上に残存する第１の膜をマスクに用いて、前記第２の耐
酸化性膜と前記第１の耐酸化性膜とを除去し、前記半導
体基板上に残存する積層膜と前記第２の膜とをマスクに
用いて前記半導体基板に不純物を導入し、前記半導体基
板に、寄生チャンネル防止領域を形成し、前記積層膜を
構成している前記第１の膜と前記第２の膜とを除去し、
前記半導体基板上に残存する第１の耐酸化性膜と前記第
２導電型の半導体領域上に残存する第２の耐酸化性膜と
を酸化障壁に用いて、前記半導体基板を酸化し、前記半
導体基板に、素子分離用絶縁膜を形成するようにしたも
のである。
半導体基板上に、耐酸化性物質を含む第１の耐酸化性膜
と前記耐酸化性物質とは異なる第１の物質を含む第１の
膜とを順次積層して積層膜を形成し、この積層膜に、前
記半導体基板の第１導電型のトランジスタを形成する領
域に対応した開孔部を形成し、前記残存する積層膜をマ
スクを用いて前記半導体基板に不純物を導入し、前記半
導体基板に、第２導電型の半導体領域を形成し、前記第
１導電型の半導体基板の上方に、耐酸化性物質を含む第
２の耐酸化性膜を形成し、前記第２の耐酸化性膜に、素
子分離用絶縁膜を形成する領域に対応した開孔部を形成
し、前記第２の耐酸化性膜と前記半導体基板上に残存す
る積層膜とをマスクに用いて前記第２導電型の半導体領
域に不純物を導入し、前記第２導電型の半導体領域に、
寄生チャンネル防止領域を形成し、前記耐酸化性物質お
よび前記第１の物質とは異なる第２の物質を含む第２の
膜によって、前記積層膜に形成されている開孔部を埋め
込むとともに、前記第２の膜によって、前記第２導電型
の半導体領域上に残存する第２の耐酸化性膜を被覆し、
前記積層膜を構成している前記第１の膜上に残存する第
２の耐酸化性膜をマスクに用いて、前記第１の膜を除去
し、さらに前記積層膜を構成している第１の耐酸化性膜
上に残存する第１の膜をマスクに用いて、前記第２の耐
酸化性膜と前記第１の耐酸化性膜とを除去し、前記半導
体基板上に残存する積層膜と前記第２の膜とをマスクに
用いて前記半導体基板に不純物を導入し、前記半導体基
板に、寄生チャンネル防止領域を形成し、前記積層膜を
構成している前記第１の膜と前記第２の膜とを除去し、
前記半導体基板上に残存する第１の耐酸化性膜と前記第
２導電型の半導体領域上に残存する第２の耐酸化性膜と
を酸化障壁に用いて、前記半導体基板を酸化し、前記半
導体基板に、素子分離用絶縁膜を形成するようにしたも
のである。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説
明する。
明する。
第１図はこの発明の一実施例の製造方法を示す断面図
である。なお、以下の説明では、ｐ型基板及びｎウェル
構造の半導体装置の製造方法を代表として説明する。
である。なお、以下の説明では、ｐ型基板及びｎウェル
構造の半導体装置の製造方法を代表として説明する。
第１図（ａ）では、まずｐ型基板31の上面全面に第１
の熱酸化膜32、シリコンナイトライド膜33、例えば気相
成長法の一種であるCVD法によって形成されたシリコン
酸化膜（以下、CVD−SiO2膜と記す）34が順次形成され
る。次に、フォトレジスト工程により、CVD−SiO2膜34
及びシリコンナイトライド膜33がｎチャンネル領域のみ
に残存するように、選択的に除去される。次に、ｎ型不
純物、例えば燐（Ｐ）をイオン注入することにより、CV
D−SiO2膜34をマスクとしてｐチャンネル領域にｎ型不
純物イオン注入層35が形成される。
の熱酸化膜32、シリコンナイトライド膜33、例えば気相
成長法の一種であるCVD法によって形成されたシリコン
酸化膜（以下、CVD−SiO2膜と記す）34が順次形成され
る。次に、フォトレジスト工程により、CVD−SiO2膜34
及びシリコンナイトライド膜33がｎチャンネル領域のみ
に残存するように、選択的に除去される。次に、ｎ型不
純物、例えば燐（Ｐ）をイオン注入することにより、CV
D−SiO2膜34をマスクとしてｐチャンネル領域にｎ型不
純物イオン注入層35が形成される。
次の第１図（ｂ）では、まず、熱処理によりｎ型不純
物イオン注入層36が活性化され、ｎウェルといわれるｎ
型拡散層36が形成される。次にこのｎ型拡散層36上の既
存の第１の熱酸化膜32が除去され、ここに、新たに第２
の熱酸化膜37が形成される。次に、基板全面に第２のシ
リコンナイトライド膜38が形成される。この場合、熱酸
化膜37及びシリコンナイトライド膜38はそれぞれ上述し
た第１の熱酸化膜32及び第１のシリコンナイトライド膜
33はほぼ同じ膜厚に設定されている。次に、フォトレジ
スト工程で所望のフォトレジストパターン39が形成され
る。
物イオン注入層36が活性化され、ｎウェルといわれるｎ
型拡散層36が形成される。次にこのｎ型拡散層36上の既
存の第１の熱酸化膜32が除去され、ここに、新たに第２
の熱酸化膜37が形成される。次に、基板全面に第２のシ
リコンナイトライド膜38が形成される。この場合、熱酸
化膜37及びシリコンナイトライド膜38はそれぞれ上述し
た第１の熱酸化膜32及び第１のシリコンナイトライド膜
33はほぼ同じ膜厚に設定されている。次に、フォトレジ
スト工程で所望のフォトレジストパターン39が形成され
る。
次の第１図（ｃ）では、まず、フォトレジストパター
ン39をマスクとして第２のシリコンナイトライド膜38が
選択除去される。次に、フォトレジストパターン39が全
面的に剥離される。
ン39をマスクとして第２のシリコンナイトライド膜38が
選択除去される。次に、フォトレジストパターン39が全
面的に剥離される。
次の第１図（ｄ）では、まず、ｎ型不純物、例えば燐
（Ｐ）が全面的にイオン注入される。この場合、ｎチャ
ンネル領域ではCVD−SiO2膜34が存在するため、燐が注
入されない。これに対し、ｐチャンネル領域では、第２
のシリコンナイトライド膜38をマスクとしてｎ型拡散層
36に燐が注入され、ｎ型不純物イオン注入層40が形成さ
れる。
（Ｐ）が全面的にイオン注入される。この場合、ｎチャ
ンネル領域ではCVD−SiO2膜34が存在するため、燐が注
入されない。これに対し、ｐチャンネル領域では、第２
のシリコンナイトライド膜38をマスクとしてｎ型拡散層
36に燐が注入され、ｎ型不純物イオン注入層40が形成さ
れる。
次の第１図（ｅ）では、まず、全面にフォトレジスト
膜41が塗布される。この場合、ｎチャンネル領域とｐチ
ャンネル領域との間には、ｎチャンネル領域が高く、ｐ
チャンネル領域が低いという段差が存在するので、フォ
トレジスト膜41はｎチャンネル領域には薄く、ｐチャン
ネル領域には厚く塗布される。
膜41が塗布される。この場合、ｎチャンネル領域とｐチ
ャンネル領域との間には、ｎチャンネル領域が高く、ｐ
チャンネル領域が低いという段差が存在するので、フォ
トレジスト膜41はｎチャンネル領域には薄く、ｐチャン
ネル領域には厚く塗布される。
次の第１図（ｆ）では、フォトレジスト膜41が全面的
にエッチングされる。この場合、例えば、ｎチャンネル
領域側のフォトレジスト膜41の厚み分だけエッチングす
るとすれば、ｎチャンネル領域とｐチャンネル領域にお
けるフォトレジスト膜41の厚みの違いにより、ｐチャン
ネル領域には、フォトレジスト膜41が残る。これによ
り、輪郭線がシリコンナイトライド膜33とCVD−SiO2膜3
4の輪郭線に接するフォトレジスト膜41が形成される。
にエッチングされる。この場合、例えば、ｎチャンネル
領域側のフォトレジスト膜41の厚み分だけエッチングす
るとすれば、ｎチャンネル領域とｐチャンネル領域にお
けるフォトレジスト膜41の厚みの違いにより、ｐチャン
ネル領域には、フォトレジスト膜41が残る。これによ
り、輪郭線がシリコンナイトライド膜33とCVD−SiO2膜3
4の輪郭線に接するフォトレジスト膜41が形成される。
次の第１図（ｇ）では、まず、ｎチャンネル領域にお
いて、第２のシリコンナイトライド膜38をマスクとし
て、CVD−SiO2膜34が選択的に除去される。次に、第２
のシリコンナイトライド膜38とCVD−SiO2膜34をマスク
として第１のシリコンナイトライド膜33が選択的に除去
される。このとき、同時に第２のシリコンナイトライド
膜38も除去される。
いて、第２のシリコンナイトライド膜38をマスクとし
て、CVD−SiO2膜34が選択的に除去される。次に、第２
のシリコンナイトライド膜38とCVD−SiO2膜34をマスク
として第１のシリコンナイトライド膜33が選択的に除去
される。このとき、同時に第２のシリコンナイトライド
膜38も除去される。
次の第１図（ｈ）では、まず、ｐ型不純物、例えばホ
ウ素が全面的にイオン注入される。これにより、ｎチャ
ンネル領域には、寄生チャンネル防止用のｐ型不純物イ
オン注入層42が形成される。これに対し、ｐチャンネル
領域ではフォトレジスト膜41のマスキング作用により、
ｐ型不純物イオン注入層は形成されない。
ウ素が全面的にイオン注入される。これにより、ｎチャ
ンネル領域には、寄生チャンネル防止用のｐ型不純物イ
オン注入層42が形成される。これに対し、ｐチャンネル
領域ではフォトレジスト膜41のマスキング作用により、
ｐ型不純物イオン注入層は形成されない。
次の第１図（ｉ）では、まずCVD−SiO2膜34及びフォ
トレジスト膜41が全面剥離される。次に熱酸化により、
素子分離用酸化膜43が形成される。この後、第1,第２の
シリコンナイトライド膜33,38及び第1,第２の熱酸化膜3
2,37が除去される。以下、通常の方法により、ゲート絶
縁膜44、ゲート電極、n+拡散層46から成るｎチャンネル
トランジスタ47と、ゲート絶縁膜48、ゲート電極49、p+
拡散層50から成るｐチャンネルトランジスタ51が形成さ
れる。
トレジスト膜41が全面剥離される。次に熱酸化により、
素子分離用酸化膜43が形成される。この後、第1,第２の
シリコンナイトライド膜33,38及び第1,第２の熱酸化膜3
2,37が除去される。以下、通常の方法により、ゲート絶
縁膜44、ゲート電極、n+拡散層46から成るｎチャンネル
トランジスタ47と、ゲート絶縁膜48、ゲート電極49、p+
拡散層50から成るｐチャンネルトランジスタ51が形成さ
れる。
以上詳述したようにこの実施例は、ウェル形成用のパ
ターンからイオン注入時のマスク材を自己整合的に形成
している。したがって、この実施例によれば、寄生チャ
ンネル防止用拡散層52,53を形成するためのイオン注入
時の写真露光工程が全く不要となり、半導体装置の製造
経費を大幅に低減することができる。
ターンからイオン注入時のマスク材を自己整合的に形成
している。したがって、この実施例によれば、寄生チャ
ンネル防止用拡散層52,53を形成するためのイオン注入
時の写真露光工程が全く不要となり、半導体装置の製造
経費を大幅に低減することができる。
なお、以上の説明では、ｐ型基板及びｎウェル構造の
半導体装置を例に説明したが、この発明は、ｎ型基板ｐ
ウェル構造の半導体装置あるいは基板上にｐウェルとｎ
ウェルの双方を形成するツインタブ構造の半導体装置の
製造にも適用可能なことは勿論である。
半導体装置を例に説明したが、この発明は、ｎ型基板ｐ
ウェル構造の半導体装置あるいは基板上にｐウェルとｎ
ウェルの双方を形成するツインタブ構造の半導体装置の
製造にも適用可能なことは勿論である。
以上述べたようにこの発明によれば、写真露光工程を
用いることなく寄生チャンネル防止用の拡散層を形成す
ることが可能で、半導体装置の製造経費の低減に寄与す
ることができる半導体装置の製造方法を提供することが
できる。
用いることなく寄生チャンネル防止用の拡散層を形成す
ることが可能で、半導体装置の製造経費の低減に寄与す
ることができる半導体装置の製造方法を提供することが
できる。
第１図はこの発明の一実施例の方法を示す断面図、第２
図は従来の半導体装置の製造方法を示す断面図である。 31……ｐ型基板、32,37……熱酸化膜、33,38……シリコ
ンナイトライド膜、34……CVD−SiO2、35……ｎ型不純
物イオン注入層、36……ｎ型拡散層、39……フォトレジ
ストパターン、40……ｎ型不純物イオン注入層、41……
フォトレジスト膜、42……ｐ型不純物イオン注入層、43
……素子分離用酸化膜、44,48……ゲート絶縁膜、45,49
……ゲート電極、46……n+拡散層、47……ｎチャンネル
トランジスタ、50……p+拡散層、51……ｐチャンネルト
ランジスタ、52,53……寄生チャンネル防止用拡散層。
図は従来の半導体装置の製造方法を示す断面図である。 31……ｐ型基板、32,37……熱酸化膜、33,38……シリコ
ンナイトライド膜、34……CVD−SiO2、35……ｎ型不純
物イオン注入層、36……ｎ型拡散層、39……フォトレジ
ストパターン、40……ｎ型不純物イオン注入層、41……
フォトレジスト膜、42……ｐ型不純物イオン注入層、43
……素子分離用酸化膜、44,48……ゲート絶縁膜、45,49
……ゲート電極、46……n+拡散層、47……ｎチャンネル
トランジスタ、50……p+拡散層、51……ｐチャンネルト
ランジスタ、52,53……寄生チャンネル防止用拡散層。
Claims (5)
- 【請求項１】第１導電型の半導体基板上に、耐酸化性物
質を含む第１の耐酸化性膜と前記耐酸化性物質とは異な
る第１の物質を含む第１の膜とを順次積層し、積層膜を
形成する第１の工程と、 前記積層膜に、前記半導体基板の第１導電型のトランジ
スタを形成する領域に対応した開孔部を形成する第２の
工程と、 前記残存する積層膜をマスクを用いて前記半導体基板に
不純物を導入し、前記半導体基板に、第２導電型の半導
体領域を得る第３の工程と、 前記第１導電型の半導体基板の上方に、耐酸化性物質を
含む第２の耐酸化性膜を形成する第４の工程と、 前記第２の耐酸化性膜に、素子分離用絶縁膜を形成する
領域に対応した開孔部を形成する第５の工程と、 前記第２の耐酸化性膜と前記半導体基板上に残存する積
層膜とをマスクに用いて前記第２導電型の半導体領域に
不純物を導入し、前記第２導電型の半導体領域に、寄生
チャンネル防止領域を得る第６の工程と、 前記耐酸化性物質および前記第１の物質とは異なる第２
の物質を含む第２の膜によって、前記積層膜に形成され
ている開孔部を埋め込むとともに、前記第２の膜によっ
て、前記第２導電型の半導体領域上に残存する第２の耐
酸化性膜を被覆する第７の工程と、 前記積層膜を構成している前記第１の膜上に残存する第
２の耐酸化性膜をマスクに用いて、前記第１の膜を除去
し、さらに前記積層膜を構成している第１の耐酸化性膜
上に残存する第１の膜をマスクに用いて、前記第２の耐
酸化性膜と前記第１の耐酸化性膜とを除去する第８の工
程と、 前記半導体基板上に残存する積層膜と前記第２の膜とを
マスクに用いて前記半導体基板に不純物を導入し、前記
半導体基板に、寄生チャンネル防止領域を得る第９の工
程と、 前記積層膜を構成している前記第１の膜と前記第２の膜
とを除去する第10の工程と、 前記半導体基板上に残存する第１の耐酸化性膜と前記第
２導電型の半導体領域上に残存する第２の耐酸化性膜と
を酸化障壁に用いて、前記半導体基板を酸化し、前記半
導体基板に、素子分離用絶縁膜を形成する第11の工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２の膜はフォトレジスト膜であり、 前記第７の工程は、 前記半導体基板の上方にフォトレジスト膜を形成し、 前記フォトレジスト膜をエッチングし、前記積層膜およ
び前記積層膜に形成されている開孔部における前記フォ
トレジスト膜の厚みの違いを利用して、前記開孔部にの
み前記フォトレジスト膜を残して、前記開孔部を埋め込
むことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - 【請求項３】前記第１、第２の耐酸化性膜は、シリコン
ナイトライド膜であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - 【請求項４】前記第１の膜は気相成長によるシリコン酸
化膜であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - 【請求項５】前記第２の膜はフォトレジスト膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000289A JP2579923B2 (ja) | 1987-01-05 | 1987-01-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000289A JP2579923B2 (ja) | 1987-01-05 | 1987-01-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169060A JPS63169060A (ja) | 1988-07-13 |
| JP2579923B2 true JP2579923B2 (ja) | 1997-02-12 |
Family
ID=11469743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000289A Expired - Fee Related JP2579923B2 (ja) | 1987-01-05 | 1987-01-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579923B2 (ja) |
-
1987
- 1987-01-05 JP JP62000289A patent/JP2579923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169060A (ja) | 1988-07-13 |
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