JPH0992789A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0992789A JPH0992789A JP7242176A JP24217695A JPH0992789A JP H0992789 A JPH0992789 A JP H0992789A JP 7242176 A JP7242176 A JP 7242176A JP 24217695 A JP24217695 A JP 24217695A JP H0992789 A JPH0992789 A JP H0992789A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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Abstract
(57)【要約】
【課題】 Ｎウェル−Ｎ型拡散層間とＮ型拡散層間にチ
ャネルストッパを形成する半導体装置の製造方法におい
て、回路及びトランジスタの特性を悪化させることな
く、Ｎウェル−Ｎ型拡散層間の耐圧を向上させる。 【解決手段】 Ｎウェル５の形成時にリン注入のマスク
となる酸化膜２に窒化膜のサイドウォール４を形成し、
酸化工程を経てＮウェル−Ｐウェル間の境界に位置する
サイドウォール４を除去し、ボロンを注入し、Ｎウェル
−Ｎ型拡散層チャネルストッパ６のみを形成し、その後
の別工程にて、Ｎ型拡散層間チャネルストッパ１１を形
成する。これによりチャネルストッパ６の濃度をＮ型拡
散層間チャネルストッパ１１とは異なる濃度に設定する
ことができる。
ャネルストッパを形成する半導体装置の製造方法におい
て、回路及びトランジスタの特性を悪化させることな
く、Ｎウェル−Ｎ型拡散層間の耐圧を向上させる。 【解決手段】 Ｎウェル５の形成時にリン注入のマスク
となる酸化膜２に窒化膜のサイドウォール４を形成し、
酸化工程を経てＮウェル−Ｐウェル間の境界に位置する
サイドウォール４を除去し、ボロンを注入し、Ｎウェル
−Ｎ型拡散層チャネルストッパ６のみを形成し、その後
の別工程にて、Ｎ型拡散層間チャネルストッパ１１を形
成する。これによりチャネルストッパ６の濃度をＮ型拡
散層間チャネルストッパ１１とは異なる濃度に設定する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
及び製造方法に関し、特にＣＭＯＳ構造の半導体装置の
ＰＮ分離を含む素子分離の構造及びその製造方法に関す
る。
及び製造方法に関し、特にＣＭＯＳ構造の半導体装置の
ＰＮ分離を含む素子分離の構造及びその製造方法に関す
る。
【０００２】
【従来の技術】ＰＮ分離を含む素子分離の構造の製造方
法（ダブルトフ法）に関する従来例１を図４（ａ）〜
（ｅ）に基づいて説明する。図４（ａ）に示すように１
×１０16ｃｍ2のＰ型シリコン基板１上に第１の酸化膜
２を５００ｎｍ成長させ、フォトリソグラフ法を用いて
将来Ｎウェルとなる領域上の酸化膜を除去し、イオン注
入法を用いてリンを注入し、酸化を含む熱拡散を行い、
３００μｍの第２の酸化膜３及びＮウェル５を形成す
る。
法（ダブルトフ法）に関する従来例１を図４（ａ）〜
（ｅ）に基づいて説明する。図４（ａ）に示すように１
×１０16ｃｍ2のＰ型シリコン基板１上に第１の酸化膜
２を５００ｎｍ成長させ、フォトリソグラフ法を用いて
将来Ｎウェルとなる領域上の酸化膜を除去し、イオン注
入法を用いてリンを注入し、酸化を含む熱拡散を行い、
３００μｍの第２の酸化膜３及びＮウェル５を形成す
る。
【０００３】次に図１（ｂ）に示すように、第１及び第
２酸化膜２，３を除去し、第３の酸化膜７を４０ｎｍ，
窒化膜８を１２０ｎｍ形成し、フォトリソグラフ法を用
いて、活性化領域となる領域にフォトレジスト９をパタ
ーニングで残し、フォトレジスト９をマスクに窒化膜を
除去する。
２酸化膜２，３を除去し、第３の酸化膜７を４０ｎｍ，
窒化膜８を１２０ｎｍ形成し、フォトリソグラフ法を用
いて、活性化領域となる領域にフォトレジスト９をパタ
ーニングで残し、フォトレジスト９をマスクに窒化膜を
除去する。
【０００４】次に図４（ｃ）に示すように、フォトレジ
スト９を残した後、再度フォトリソグラフ法を用いてＮ
ウェル５上にフォトレジスト１０を形成し、フォトレジ
スト９，１０をマスクにボロンをイオン注入し、寄生ト
ランジスタ防止用にＰ型シリコン基板１よりも不純物濃
度の濃い領域（以下、チャネルストッパという）１１を
形成する。
スト９を残した後、再度フォトリソグラフ法を用いてＮ
ウェル５上にフォトレジスト１０を形成し、フォトレジ
スト９，１０をマスクにボロンをイオン注入し、寄生ト
ランジスタ防止用にＰ型シリコン基板１よりも不純物濃
度の濃い領域（以下、チャネルストッパという）１１を
形成する。
【０００５】次に図４（ｄ）に示すように、フォトレジ
スト９を除去し、半導体基板１を酸化し素子分離のため
にロコス酸化膜１２を６００ｎｍ形成し、窒化膜８を除
去し、トランジスタのＶT調整用イオン注入のためフォ
トリソグラフ法を用いてＮウェル５をフォトレジスト１
３で被覆する。続いてトランジスタのＶT調整用として
イオン注入法を用いてボロンもしくはリンを注入し、従
来法を用いてトランジスタを形成する。
スト９を除去し、半導体基板１を酸化し素子分離のため
にロコス酸化膜１２を６００ｎｍ形成し、窒化膜８を除
去し、トランジスタのＶT調整用イオン注入のためフォ
トリソグラフ法を用いてＮウェル５をフォトレジスト１
３で被覆する。続いてトランジスタのＶT調整用として
イオン注入法を用いてボロンもしくはリンを注入し、従
来法を用いてトランジスタを形成する。
【０００６】ところで図示した従来例１に対して、近年
では工程短縮等の目的からチャネルストッパ形成のため
のフォトリソグラフィ工程と、トランジスタのＶT調整
のためのフォトリソグラフィ工程とを共用し、チャネル
ストッパをロコス酸化膜スルーでイオン注入し形成する
製造方法（ロコス酸化膜スルー法）が主流となってきて
いる。この製造方法を従来例２として、図５（ａ）〜
（ｃ）を用いて説明する。図５（ａ）に示すように、従
来例１と同様にしてＮウェル５を形成し、活性化領域に
窒化膜が残るようにパターニングする。
では工程短縮等の目的からチャネルストッパ形成のため
のフォトリソグラフィ工程と、トランジスタのＶT調整
のためのフォトリソグラフィ工程とを共用し、チャネル
ストッパをロコス酸化膜スルーでイオン注入し形成する
製造方法（ロコス酸化膜スルー法）が主流となってきて
いる。この製造方法を従来例２として、図５（ａ）〜
（ｃ）を用いて説明する。図５（ａ）に示すように、従
来例１と同様にしてＮウェル５を形成し、活性化領域に
窒化膜が残るようにパターニングする。
【０００７】次に図５（ｂ）に示すようにフォトレジス
ト９を除去し、Ｐ型シリコン基板１を酸化し、ロコス酸
化膜１２を６００ｎｍ形成し、窒化膜８を除去し、トラ
ンジスタのＶT調整のためフォトリソグラフ法を用いて
Ｎウェル５をフォトレジスト１３で覆い、１８０ＫｅＶ
でボロンをイオン注入しロコス酸化膜１２の下にチャネ
ルストッパ１１を形成する。
ト９を除去し、Ｐ型シリコン基板１を酸化し、ロコス酸
化膜１２を６００ｎｍ形成し、窒化膜８を除去し、トラ
ンジスタのＶT調整のためフォトリソグラフ法を用いて
Ｎウェル５をフォトレジスト１３で覆い、１８０ＫｅＶ
でボロンをイオン注入しロコス酸化膜１２の下にチャネ
ルストッパ１１を形成する。
【０００８】次に図５（ｃ）に示すように、フォトレジ
スト１３をマスクにトランジスタのＶT調整のために３
０ＫｅＶでボロンをイオン注入し、以下従来法を用いて
トランジスタを形成する。
スト１３をマスクにトランジスタのＶT調整のために３
０ＫｅＶでボロンをイオン注入し、以下従来法を用いて
トランジスタを形成する。
【０００９】従来例１に比べて従来例２は、トランジス
タ９のＶT調整用イオン注入とチャネルストッパ用イオ
ン注入を同じフォトリソグラフィ工程を使用することに
より、フォトリソグラフィ工程を１回省略することがで
きるという特徴があった。
タ９のＶT調整用イオン注入とチャネルストッパ用イオ
ン注入を同じフォトリソグラフィ工程を使用することに
より、フォトリソグラフィ工程を１回省略することがで
きるという特徴があった。
【００１０】
【発明が解決しようとする課題】ところで、近年素子寸
法の微細化が進み、トランジスタ耐圧（ＢＶDS）の低下
防止のためウェルの高濃度化が必要とされ、特にＮウェ
ルの高濃度化が進んでいる。これに伴い、Ｐウェル内の
Ｎ+拡散層をＮウェル間の耐圧が低下し、電流不良など
が生じるようになってきた。この対策としては、Ｎウェ
ル−Ｎ+拡散層間のチャネルストッパの高濃度化が必須
となるが、前述の従来法によるチャネルストッパ形成法
ではＰウェル内におけるＮ+拡散層間のチャネルストッ
パを同時に形成しており、拡散層側面容量の増加などに
よる回路特性の悪化などのため、チャネルストッパの十
分な高濃度化ができないという問題があった。
法の微細化が進み、トランジスタ耐圧（ＢＶDS）の低下
防止のためウェルの高濃度化が必要とされ、特にＮウェ
ルの高濃度化が進んでいる。これに伴い、Ｐウェル内の
Ｎ+拡散層をＮウェル間の耐圧が低下し、電流不良など
が生じるようになってきた。この対策としては、Ｎウェ
ル−Ｎ+拡散層間のチャネルストッパの高濃度化が必須
となるが、前述の従来法によるチャネルストッパ形成法
ではＰウェル内におけるＮ+拡散層間のチャネルストッ
パを同時に形成しており、拡散層側面容量の増加などに
よる回路特性の悪化などのため、チャネルストッパの十
分な高濃度化ができないという問題があった。
【００１１】図６は、チャネルストッパ濃度と拡散層側
面容量の関係を示す図であり、図７は、チャネルストッ
パ濃度とＮ型拡散層をＮウェル間の耐圧及びＮウェルの
濃度の関係を示す図である。図を参照すると、拡散層側
面容量を抑えるには、チャネルストッパ濃度を薄く、ま
たＮ型拡散層とＮウェル間耐圧を向上させるには、チャ
ネルストッパ濃度を濃くする必要があることがわかる。
また、これに加えて現在主流となっているフィールドス
ルー法を用いた場合、活性化領域下にまでチャネルスト
ッパが延在するため、上記不具合に加えて拡散層底面容
量やトランジスタのＶTの基板電位依存性などの回路特
性，トランジスタ特性に悪影響を及ぼすこととなる。図
８は悪影響を図示した図である。
面容量の関係を示す図であり、図７は、チャネルストッ
パ濃度とＮ型拡散層をＮウェル間の耐圧及びＮウェルの
濃度の関係を示す図である。図を参照すると、拡散層側
面容量を抑えるには、チャネルストッパ濃度を薄く、ま
たＮ型拡散層とＮウェル間耐圧を向上させるには、チャ
ネルストッパ濃度を濃くする必要があることがわかる。
また、これに加えて現在主流となっているフィールドス
ルー法を用いた場合、活性化領域下にまでチャネルスト
ッパが延在するため、上記不具合に加えて拡散層底面容
量やトランジスタのＶTの基板電位依存性などの回路特
性，トランジスタ特性に悪影響を及ぼすこととなる。図
８は悪影響を図示した図である。
【００１２】本発明の目的は、回路特性・トランジスタ
特性を悪化させることなく、Ｎウェル−Ｎ型拡散層間の
耐圧を向上させた半導体装置及びその製造方法を提供す
ることにある。
特性を悪化させることなく、Ｎウェル−Ｎ型拡散層間の
耐圧を向上させた半導体装置及びその製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板と、不純物
領域とを有する半導体装置であって、半導体基板は、導
電型が異なる第１導電型及び第２導電型の領域を隣接し
て有するとともに、ロコス酸化膜と活性化領域が設けら
れ、活性化領域は、ゲート酸化膜を介してゲート電極を
有し、前記第１導電型領域は、該領域とは導電型が異な
る第２導電型拡散層を有し、前記第２導電型領域は、該
領域とは導電型が異なる第１導電型拡散層を有し、不純
物領域は、第１の不純物領域と第２の不純物領域とを有
し、前記第１の不純物領域は、前記第１導電型領域と前
記第２導電型領域との境界に位置する前記ロコス酸化膜
の下層に形成され、前記第２の不純物領域は、前記第２
導電型拡散層同士の間に位置する前記ロコス酸化膜の下
層に形成されており、前記第１の不純物領域と第２の不
純物領域とは、不純物濃度が異なるものである。
め、本発明に係る半導体装置は、半導体基板と、不純物
領域とを有する半導体装置であって、半導体基板は、導
電型が異なる第１導電型及び第２導電型の領域を隣接し
て有するとともに、ロコス酸化膜と活性化領域が設けら
れ、活性化領域は、ゲート酸化膜を介してゲート電極を
有し、前記第１導電型領域は、該領域とは導電型が異な
る第２導電型拡散層を有し、前記第２導電型領域は、該
領域とは導電型が異なる第１導電型拡散層を有し、不純
物領域は、第１の不純物領域と第２の不純物領域とを有
し、前記第１の不純物領域は、前記第１導電型領域と前
記第２導電型領域との境界に位置する前記ロコス酸化膜
の下層に形成され、前記第２の不純物領域は、前記第２
導電型拡散層同士の間に位置する前記ロコス酸化膜の下
層に形成されており、前記第１の不純物領域と第２の不
純物領域とは、不純物濃度が異なるものである。
【００１４】また前記第１の不純物領域と第２の不純物
領域とは、前記第１導電型領域よりも不純物濃度が濃い
ものである。
領域とは、前記第１導電型領域よりも不純物濃度が濃い
ものである。
【００１５】また前記第１の不純物領域と第２の不純物
領域は、チャネルストッパを構成するものである。
領域は、チャネルストッパを構成するものである。
【００１６】また本発明に係る半導体装置の製造方法
は、サイドウォール形成工程と、酸化膜形成工程と、溝
形成工程と、不純物注入工程とを有する半導体装置の製
造方法であって、サイドウォール形成工程は、半導体基
板の第１導電型領域に第１の酸化膜を形成し、該酸化膜
の側面にのみサイドウォールを形成する処理であり、酸
化膜形成工程は、前記第１の酸化膜及びサイドウォール
をマスクにして半導体基板の第２導電型領域に第２の酸
化膜を形成する処理であり、溝形成工程は、前記サイド
ウォールを選択的に除去し、前記第１導電型領域と第２
導電型領域との境界に凹陥溝を形成する処理であり、不
純物注入工程は、前記酸化膜をマスクとして前記凹陥溝
内にイオン注入による第１導電型不純物を注入する処理
である。
は、サイドウォール形成工程と、酸化膜形成工程と、溝
形成工程と、不純物注入工程とを有する半導体装置の製
造方法であって、サイドウォール形成工程は、半導体基
板の第１導電型領域に第１の酸化膜を形成し、該酸化膜
の側面にのみサイドウォールを形成する処理であり、酸
化膜形成工程は、前記第１の酸化膜及びサイドウォール
をマスクにして半導体基板の第２導電型領域に第２の酸
化膜を形成する処理であり、溝形成工程は、前記サイド
ウォールを選択的に除去し、前記第１導電型領域と第２
導電型領域との境界に凹陥溝を形成する処理であり、不
純物注入工程は、前記酸化膜をマスクとして前記凹陥溝
内にイオン注入による第１導電型不純物を注入する処理
である。
【００１７】導電型が同じ（具体的には半導体基板がＰ
型の場合、Ｎ型となる）拡散層とウェル間の寄生トラン
ジスタ防止用チャネルストッパと、導電型が同じ（具体
的には半導体基板がＰ型の場合、Ｎ型となる）拡散層間
の寄生トランジスタ防止用チャネルストッパとの不純物
濃度を別々に設定することにより、トランジスタの特性
ならびに回路特性を悪化させることなく、高濃度化され
たウェルに対して十分な拡散層とウェル間の耐圧を得る
ためのチャネルストッパの不純物濃度を設定する。
型の場合、Ｎ型となる）拡散層とウェル間の寄生トラン
ジスタ防止用チャネルストッパと、導電型が同じ（具体
的には半導体基板がＰ型の場合、Ｎ型となる）拡散層間
の寄生トランジスタ防止用チャネルストッパとの不純物
濃度を別々に設定することにより、トランジスタの特性
ならびに回路特性を悪化させることなく、高濃度化され
たウェルに対して十分な拡散層とウェル間の耐圧を得る
ためのチャネルストッパの不純物濃度を設定する。
【００１８】
【発明の実施の形態】次に本発明を図面を用いて説明す
る。図１は本発明の一実施例の半導体チップの断面図で
ある。
る。図１は本発明の一実施例の半導体チップの断面図で
ある。
【００１９】図１において本発明に係る半導体装置は、
半導体基板１と、不純物領域６，１１とを有している。
半導体基板１は、導電型が異なる第１導電型及び第２導
電型の領域Ａ，Ｂを隣接して有するとともに、ロコス酸
化膜１２及び活性化領域１２ａが設けられている。活性
化領域１２ａは、ゲート酸化膜を介してゲート電極１７
を有している。
半導体基板１と、不純物領域６，１１とを有している。
半導体基板１は、導電型が異なる第１導電型及び第２導
電型の領域Ａ，Ｂを隣接して有するとともに、ロコス酸
化膜１２及び活性化領域１２ａが設けられている。活性
化領域１２ａは、ゲート酸化膜を介してゲート電極１７
を有している。
【００２０】第１導電型領域Ａは、該領域とは導電型が
異なる第２導電型拡散層（Ｎ型拡散層１４）を有し、第
２導電型領域（Ｎウエル５）Ｂは、該領域とは導電型が
異なる第１導電型拡散層（Ｐ型拡散層１５）を有してい
る。
異なる第２導電型拡散層（Ｎ型拡散層１４）を有し、第
２導電型領域（Ｎウエル５）Ｂは、該領域とは導電型が
異なる第１導電型拡散層（Ｐ型拡散層１５）を有してい
る。
【００２１】不純物領域は、第１の不純物領域６と第２
の不純物領域１１とを有し、第１の不純物領域６は、第
１導電型領域Ａと第２導電型領域Ｂとの境界に位置する
ロコス酸化膜１２の下層に形成され、第２の不純物領域
１１は、第２導電型拡散層同士の間のロコス酸化膜１２
の下層に形成されており、第１の不純物領域６と第２の
不純物領域１１とは、不純物濃度が異なっている。
の不純物領域１１とを有し、第１の不純物領域６は、第
１導電型領域Ａと第２導電型領域Ｂとの境界に位置する
ロコス酸化膜１２の下層に形成され、第２の不純物領域
１１は、第２導電型拡散層同士の間のロコス酸化膜１２
の下層に形成されており、第１の不純物領域６と第２の
不純物領域１１とは、不純物濃度が異なっている。
【００２２】第１の不純物領域６と第２の不純物領域１
１とは、第１導電型領域Ａよりも不純物濃度が濃いもの
であり、第１の不純物領域６は、Ｎ型拡散層−Ｎウェル
間の寄生トランジスタ防止用のチャネルストッパ，第２
の不純物領域１１は、Ｎ型拡散層間の寄生トランジスタ
防止用のチャネルストッパーをそれぞれ構成している。
１６は配線である。
１とは、第１導電型領域Ａよりも不純物濃度が濃いもの
であり、第１の不純物領域６は、Ｎ型拡散層−Ｎウェル
間の寄生トランジスタ防止用のチャネルストッパ，第２
の不純物領域１１は、Ｎ型拡散層間の寄生トランジスタ
防止用のチャネルストッパーをそれぞれ構成している。
１６は配線である。
【００２３】図２（ａ）〜（ｅ）は本発明に係る半導体
装置の製造方法の具体例を製造工程順に示す断面図であ
る。図２（ａ）に示すように、Ｂ濃度１×１０16ｃｍ-3
のＰ型シリコン基板１のうち第１の導電型領域Ａ上に第
１の酸化膜２を５００ｎｍ成長させ、フォトリソグラフ
法を用いて、将来Ｎウェルとなる領域（第２導電型領域
Ｂ）上の第１の酸化膜２をエッチングしてフォトレジス
トを除去する。
装置の製造方法の具体例を製造工程順に示す断面図であ
る。図２（ａ）に示すように、Ｂ濃度１×１０16ｃｍ-3
のＰ型シリコン基板１のうち第１の導電型領域Ａ上に第
１の酸化膜２を５００ｎｍ成長させ、フォトリソグラフ
法を用いて、将来Ｎウェルとなる領域（第２導電型領域
Ｂ）上の第１の酸化膜２をエッチングしてフォトレジス
トを除去する。
【００２４】次に図２（ｂ）に示すように窒化膜を基板
１の全面に５００ｎｍ堆積させ、異方性エッチングを施
して第１導電型領域Ａ上の第１の酸化膜２の側壁に窒化
膜からなるサイドウォール４を形成し、第１の酸化膜２
とサイドウォール４をマスクにイオン注入法を用いてリ
ンを注入し、酸化反応を含む熱拡散を行い、Ｎウェル５
及び第２の酸化膜３を第２導電型領域Ｂ上に形成する。
１の全面に５００ｎｍ堆積させ、異方性エッチングを施
して第１導電型領域Ａ上の第１の酸化膜２の側壁に窒化
膜からなるサイドウォール４を形成し、第１の酸化膜２
とサイドウォール４をマスクにイオン注入法を用いてリ
ンを注入し、酸化反応を含む熱拡散を行い、Ｎウェル５
及び第２の酸化膜３を第２導電型領域Ｂ上に形成する。
【００２５】次に図２（ｃ）に示すように、サイドウォ
ール４を除去し、Ｎウェル５とＰ型半導体基板１との境
界に凹陥溝６ａを形成し、凹陥溝６ａ内にのみイオン注
入されるようなエネルギーで凹陥溝６ａ内にボロンをイ
オン注入し、Ｎウェル−Ｎ型拡散層間チャネルストッパ
６を形成し、酸化膜２，３を除去する。次にロコス酸化
膜１２，Ｎ型拡散層間チャネルストッパ１１等を形成す
る（図２（ｄ），（ｅ））。図２（ｄ）は、図４に示し
たダブルトフ法を用いてチャネルストッパ１１を形成し
た場合を図示するものであり、図２（ｅ）は、図５に示
したロコス酸化膜スルー法を用いてチャネルストッパ１
１を形成した場合を図示するものである。図２（ｄ），
（ｅ）のいずれの場合でもチャネルストッパ１１は、チ
ャネルストッパ６とは別工程で形成されるため、Ｎウェ
ル５形成時に形成されるＮウェル−Ｎ型拡散層間チャネ
ルストッパ６とは異なる濃度を有することができる。
ール４を除去し、Ｎウェル５とＰ型半導体基板１との境
界に凹陥溝６ａを形成し、凹陥溝６ａ内にのみイオン注
入されるようなエネルギーで凹陥溝６ａ内にボロンをイ
オン注入し、Ｎウェル−Ｎ型拡散層間チャネルストッパ
６を形成し、酸化膜２，３を除去する。次にロコス酸化
膜１２，Ｎ型拡散層間チャネルストッパ１１等を形成す
る（図２（ｄ），（ｅ））。図２（ｄ）は、図４に示し
たダブルトフ法を用いてチャネルストッパ１１を形成し
た場合を図示するものであり、図２（ｅ）は、図５に示
したロコス酸化膜スルー法を用いてチャネルストッパ１
１を形成した場合を図示するものである。図２（ｄ），
（ｅ）のいずれの場合でもチャネルストッパ１１は、チ
ャネルストッパ６とは別工程で形成されるため、Ｎウェ
ル５形成時に形成されるＮウェル−Ｎ型拡散層間チャネ
ルストッパ６とは異なる濃度を有することができる。
【００２６】（実施形態２）図３は本発明の実施形態２
を製造工程順に示す断面図である。前述した実施形態１
では、酸化反応と熱拡散とを同一工程内にて行なうよう
にしたが、本実施形態２では、酸化反応と熱拡散とを別
工程に分けて行なうようにしたものである。すなわち図
３（ａ）に示すようにＢ濃度１×１０16ｃｍ3のＰ型シ
リコン基板１のうち第１の導電型領域Ａの上に第１の酸
化膜２を５００ｎｍ成長させ、フォトリソグラフ法を用
いて将来Ｎウェルとなる領域（第２導電型領域Ｂ）上の
第１の酸化膜をエッチングしてフォトレジストを除去す
る。
を製造工程順に示す断面図である。前述した実施形態１
では、酸化反応と熱拡散とを同一工程内にて行なうよう
にしたが、本実施形態２では、酸化反応と熱拡散とを別
工程に分けて行なうようにしたものである。すなわち図
３（ａ）に示すようにＢ濃度１×１０16ｃｍ3のＰ型シ
リコン基板１のうち第１の導電型領域Ａの上に第１の酸
化膜２を５００ｎｍ成長させ、フォトリソグラフ法を用
いて将来Ｎウェルとなる領域（第２導電型領域Ｂ）上の
第１の酸化膜をエッチングしてフォトレジストを除去す
る。
【００２７】次に図３（ｂ）に示すように窒化膜を全面
に５００ｎｍ堆積させ、異方性エッチングを施し、第１
の酸化膜２の側壁に窒化膜からなるサイドウォール４を
形成し、第１酸化膜２とサイドウォール４をマスクにＰ
型半導体基板１を酸化し、将来Ｎウェルとなる領域上に
第２の酸化膜３を２００ｎｍ形成する。
に５００ｎｍ堆積させ、異方性エッチングを施し、第１
の酸化膜２の側壁に窒化膜からなるサイドウォール４を
形成し、第１酸化膜２とサイドウォール４をマスクにＰ
型半導体基板１を酸化し、将来Ｎウェルとなる領域上に
第２の酸化膜３を２００ｎｍ形成する。
【００２８】次に図３（ｃ）に示すように、第１の酸化
膜２とサイドウォール４をマスクにしイオン注入法を用
いて第２の酸化膜３直下にリンが注入されるようなエネ
ルギーでイオン注入を行い、引き続いてサイドウォール
４を除去し、サイドウォール４が存在した位置の真下に
凹陥溝６ａを形成し、Ｎウェル−Ｎ型拡散層間チャネル
ストッパ６の形成のためのボロンを凹陥溝６ａ内にのみ
注入されるようなエネルギーで凹陥溝６ａ内にイオン注
入し、熱拡散によりＮウェル５及びチャネルストッパ６
を形成し、酸化膜２，３を除去する。
膜２とサイドウォール４をマスクにしイオン注入法を用
いて第２の酸化膜３直下にリンが注入されるようなエネ
ルギーでイオン注入を行い、引き続いてサイドウォール
４を除去し、サイドウォール４が存在した位置の真下に
凹陥溝６ａを形成し、Ｎウェル−Ｎ型拡散層間チャネル
ストッパ６の形成のためのボロンを凹陥溝６ａ内にのみ
注入されるようなエネルギーで凹陥溝６ａ内にイオン注
入し、熱拡散によりＮウェル５及びチャネルストッパ６
を形成し、酸化膜２，３を除去する。
【００２９】次に実施形態１と同様にダブルトフ法、或
いはロコス酸化膜スルー法を用いて、ロコス酸化膜１
２，Ｎ型拡散層間チャネルストッパ１１等を形成する
（図３（ｄ），（ｅ））。図３（ｄ）はダブルトフ法
を、図３（ｅ）はロコス酸化膜スルー法を用いて、チャ
ネルストッパを形成した場合を図示するものである。
いはロコス酸化膜スルー法を用いて、ロコス酸化膜１
２，Ｎ型拡散層間チャネルストッパ１１等を形成する
（図３（ｄ），（ｅ））。図３（ｄ）はダブルトフ法
を、図３（ｅ）はロコス酸化膜スルー法を用いて、チャ
ネルストッパを形成した場合を図示するものである。
【００３０】
【発明の効果】以上説明したように本発明は、導電型が
同じ（具体的には半導体基板がＰ型の場合、Ｎ型）拡散
層とウェル間の寄生トランジスタ防止用チャネルストッ
パと、導電型が同じ（具体的には半導体基板がＰ型の場
合、Ｎ型）拡散層間の寄生トランジスタ防止用チャネル
ストッパとの不純物濃度を別々に設定することができ、
トランジスタの特性ならびに回路特性を悪化させること
なく、高濃度化されたウェルに対して十分な拡散層とウ
ェル間の耐圧を得るためのチャネルストッパの不純物濃
度を設定することができ、耐圧を向上できるとともに回
路特性の悪化を防止することができる。
同じ（具体的には半導体基板がＰ型の場合、Ｎ型）拡散
層とウェル間の寄生トランジスタ防止用チャネルストッ
パと、導電型が同じ（具体的には半導体基板がＰ型の場
合、Ｎ型）拡散層間の寄生トランジスタ防止用チャネル
ストッパとの不純物濃度を別々に設定することができ、
トランジスタの特性ならびに回路特性を悪化させること
なく、高濃度化されたウェルに対して十分な拡散層とウ
ェル間の耐圧を得るためのチャネルストッパの不純物濃
度を設定することができ、耐圧を向上できるとともに回
路特性の悪化を防止することができる。
【００３２】さらに新たなフォトリソグラフィ工程を追
加することがなく、不純物濃度を設定することができる
ため、製造コストの上昇を抑えることができる。
加することがなく、不純物濃度を設定することができる
ため、製造コストの上昇を抑えることができる。
【図１】本発明に係る半導体装置を示す断面図である。
【図２】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図３】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図４】従来例１を製造工程順に示す断面図である。
【図５】従来例２を製造工程順に示す断面図である。
【図６】従来例１及び２におけるＮ型拡散層側面容量と
チャネルストッパ濃度の関係を示す特性図である。
チャネルストッパ濃度の関係を示す特性図である。
【図７】従来例１及び２におけるＮ型拡散層とＮウェル
間耐圧とチャネルストッパ濃度の関係を示す特性図であ
る。
間耐圧とチャネルストッパ濃度の関係を示す特性図であ
る。
【図８】従来例１及び２におけるＮ型拡散層底面容量と
チャネルストッパ濃度の関係を示す特性図である。
チャネルストッパ濃度の関係を示す特性図である。
１ Ｐ型半導体基板 ２，３，７ 酸化膜 ４ サイドウォール ５ Ｎウェル ６ Ｎ型拡散層−Ｎウェル間チャネルストッパ ６ａ 凹陥溝 ８ 窒化膜 ９，１０，１３ フォトレジスト １１ Ｎ型拡散層間チャネルストッパ １２ ロコス酸化膜 １４ Ｎ型拡散層 １５ Ｐ型拡散層 １６ 配線 １７ ゲート電極
Claims (4)
- 【請求項１】 半導体基板と、不純物領域とを有する半
導体装置であって、 半導体基板は、導電型が異なる第１導電型及び第２導電
型の領域を隣接して有するとともに、ロコス酸化膜と活
性化領域が設けられ、 活性化領域は、ゲート酸化膜を介してゲート電極を有
し、 前記第１導電型領域は、該領域とは導電型が異なる第２
導電型拡散層を有し、前記第２導電型領域は、該領域と
は導電型が異なる第１導電型拡散層を有し、 不純物領域は、第１の不純物領域と第２の不純物領域と
を有し、 前記第１の不純物領域は、前記第１導電型領域と前記第
２導電型領域との境界に位置する前記ロコス酸化膜の下
層に形成され、前記第２の不純物領域は、前記第２導電
型拡散層同士の間に位置する前記ロコス酸化膜の下層に
形成されており、 前記第１の不純物領域と第２の不純物領域とは、不純物
濃度が異なるものであることを特徴とする半導体装置。 - 【請求項２】 前記第１の不純物領域と第２の不純物領
域とは、前記第１導電型領域よりも不純物濃度が濃いも
のであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記第１の不純物領域と第２の不純物領
域は、チャネルストッパを構成するものであることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 サイドウォール形成工程と、酸化膜形成
工程と、溝形成工程と、不純物注入工程とを有する半導
体装置の製造方法であって、 サイドウォール形成工程は、半導体基板の第１導電型領
域に第１の酸化膜を形成し、該酸化膜の側面にのみサイ
ドウォールを形成する処理であり、 酸化膜形成工程は、前記第１の酸化膜及びサイドウォー
ルをマスクにして半導体基板の第２導電型領域に第２の
酸化膜を形成する処理であり、 溝形成工程は、前記サイドウォールを選択的に除去し、
前記第１導電型領域と第２導電型領域との境界に凹陥溝
を形成する処理であり、 不純物注入工程は、前記酸化膜をマスクとして前記凹陥
溝内に第１導電型不純物をイオン注入する処理であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242176A JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
| US08/718,266 US5789789A (en) | 1995-09-20 | 1996-09-20 | Semiconductor device and manufacturing method for improved voltage resistance between an N-well and N-type diffusion layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242176A JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992789A true JPH0992789A (ja) | 1997-04-04 |
| JP2904068B2 JP2904068B2 (ja) | 1999-06-14 |
Family
ID=17085454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7242176A Expired - Fee Related JP2904068B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789789A (ja) |
| JP (1) | JP2904068B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778579B2 (ja) * | 1996-04-25 | 1998-07-23 | 日本電気株式会社 | 半導体装置 |
| JPH10223853A (ja) * | 1997-02-04 | 1998-08-21 | Mitsubishi Electric Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837946A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | Ｍｉｓ型半導体集積回路装置 |
| JPH03187258A (ja) * | 1989-12-16 | 1991-08-15 | Takehide Shirato | 半導体装置 |
| JPH04239777A (ja) * | 1991-01-23 | 1992-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05243506A (ja) * | 1992-02-26 | 1993-09-21 | New Japan Radio Co Ltd | Ｃｍｏｓｉｃの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3435173B2 (ja) * | 1992-07-10 | 2003-08-11 | 株式会社日立製作所 | 半導体装置 |
-
1995
- 1995-09-20 JP JP7242176A patent/JP2904068B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-20 US US08/718,266 patent/US5789789A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837946A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | Ｍｉｓ型半導体集積回路装置 |
| JPH03187258A (ja) * | 1989-12-16 | 1991-08-15 | Takehide Shirato | 半導体装置 |
| JPH04239777A (ja) * | 1991-01-23 | 1992-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05243506A (ja) * | 1992-02-26 | 1993-09-21 | New Japan Radio Co Ltd | Ｃｍｏｓｉｃの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5789789A (en) | 1998-08-04 |
| JP2904068B2 (ja) | 1999-06-14 |
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