JPH10223853A - 半導体装置 - Google Patents

半導体装置

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JPH10223853A
JPH10223853A JP9021533A JP2153397A JPH10223853A JP H10223853 A JPH10223853 A JP H10223853A JP 9021533 A JP9021533 A JP 9021533A JP 2153397 A JP2153397 A JP 2153397A JP H10223853 A JPH10223853 A JP H10223853A
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JP
Japan
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thin film
diffusion layer
semiconductor
layer
epitaxial layer
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JP9021533A
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Takeshi Hamamoto
武史 濱本
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

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Abstract

(57)【要約】 【課題】 外部信号入力回路からｐ-エピタキシャル層
へ注入された電子が、メモリセルキャパシタに到達する
ことのない半導体装置を得る。 【解決手段】 ｐ++基板１上に、これよりも不純物濃度
の低いｐ-エピタキシャル層２を形成し、さらにｐ-エピ
タキシャル層２内に形成されたｐウェル３内にｎ+拡散
層４ａ，４ｂを形成し、ｎ+拡散層４ｂ上にメモリセル
キャパシタ５を接続する。一方、ｐ-エピタキシャル層
２内のｐウェル３が形成されていない領域にはｎ+拡散
層６を形成し、外部信号入力回路７をこれに接続する。
さらに、少数キャリアである電子の注入源となる外部信
号入力回路７と、メモリセルキャパシタ５が接続される
ｎ+拡散層４ｂとの間に、電子をブロックするためのｐ
++拡散層９ａを設ける。このとき、ｐ++拡散層９ａはｐ
-エピタキシャル層２の表面からｐ++基板１に達する深
さに形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に、不純物濃度の高い半導体基板上にそれよりも不純物
濃度が低いエピタキシャル層が形成された、半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図１３は、従来の技術の一例として、半
導体基板上にエピタキシャル層が形成されたＤＲＡＭ
（Dynamic Random Access Memory）の構造の一部を示す
断面図である。図１３に示すＤＲＡＭにおいては、不純
物濃度の高いｐ型半導体基板（以下「ｐ++基板」と表記
する。）１上に、これよりも不純物濃度の低いｐ型エピ
タキシャル層（以下「ｐ-エピタキシャル層」と表記す
る。）２が形成され、さらにｐ-エピタキシャル層２内
の一部に形成されたｐウェル３内にｎ+拡散層４ａ，４
ｂがそれぞれ選択的に形成され、ｎ+拡散層４ｂにメモ
リセルキャパシタ５が接続されていた。なお、図中８
は、ｎ+拡散層４ａ，４ｂをそれぞれソース／ドレイン
とするトランジスタのゲート電極である。一方、ｐ-エ
ピタキシャル層２内のｐウェル３が形成されていない領
域にはｎ+拡散層６が選択的に形成され、外部信号入力
回路７がこれに接続されていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のＤＲＡＭにおいては、ｎ+拡散層６を介して外部信
号入力回路７からｐ-エピタキシャル層２に注入された
少数キャリア（エピタキシャル層がｐ型の場合は電子、
ｎ型の場合は正孔）がｐ-エピタキシャル層２を伝わっ
てｎ+拡散層４ｂに到達すると、ｎ+拡散層４ｂに接続さ
れているメモリセルキャパシタ５の蓄積電荷が減少して
記憶情報が失われ、ＤＲＡＭの不良を生じるという問題
があった。
【０００４】特に、図１３に示すように、ｐ-エピタキ
シャル層２の下部にこれよりも不純物濃度の高いｐ++基
板１が存在する構造の場合は、ｐ-エピタキシャル層２
とｐ++基板１との不純物濃度の差に起因して生じた内部
電位の影響によって、外部信号入力回路７からｐ-エピ
タキシャル層２に注入された少数キャリアは、ｐ-エピ
タキシャル層２とｐ++基板１との界面において反射さ
れ、ｐ++基板１に抜けることがないため、ｎ+拡散層４
ａ，４ｂ、あるいはｐウェル３内にとり込まれてさらに
少数キャリア注入によるＤＲＡＭの不良が増大するとい
う問題があった。
【０００５】この発明は上記のような問題を解決するた
めに成されたものであり、外部信号入力回路７からｐ-
エピタキシャル層２へ注入された少数キャリアが、メモ
リセルキャパシタ５が接続されているｎ+拡散層４ｂに
到達することのない半導体装置を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明のうち請求項１
に係る半導体装置は、一の導電型を有する半導体基板上
に設けられた、一の導電型を有する半導体薄膜と、半導
体薄膜内にそれぞれ選択的に設けられた、一の導電型に
対する少数キャリアの発生源及び一の導電型を有する不
純物拡散領域とを備え、不純物拡散領域の不純物濃度は
半導体薄膜の不純物濃度よりも高いことを特徴とするも
のである。
【０００７】また、この発明のうち請求項２に係る半導
体装置は、請求項１記載の半導体装置であって、不純物
拡散領域は、半導体薄膜の表面から半導体基板に達する
深さに形成されることを特徴とするものである。
【０００８】また、この発明のうち請求項３に係る半導
体装置は、請求項１記載の半導体装置であって、半導体
薄膜の不純物濃度は、半導体基板の不純物濃度よりも小
さく、不純物拡散領域と半導体基板との間に位置する半
導体薄膜のバンド構造が不純物濃度の差異によって他の
位置の半導体薄膜のバンド構造よりも不純物拡散領域の
バンド構造に近づくことを特徴とするものである。
【０００９】また、この発明のうち請求項４に係る半導
体装置は、一の導電型を有する半導体基板上に設けられ
た、一の導電型を有する半導体薄膜と、半導体薄膜内に
層状に設けられた、一の導電型を有する第１の不純物拡
散層と、半導体薄膜内において、第１の不純物拡散層が
形成されている領域よりも浅い領域に層状に設けられ
た、一の導電型を有する第２の不純物拡散層と、半導体
薄膜内にそれぞれ選択的に設けられた、一の導電型に対
する少数キャリアの発生源及び一の導電型を有する不純
物拡散領域とを備え、不純物拡散領域、第１及び第２の
不純物拡散層の不純物濃度は半導体薄膜の不純物濃度よ
りも高く、不純物拡散領域は、半導体薄膜の表面から第
１の不純物拡散層に達する深さに形成されることを特徴
とするものである。
【００１０】また、この発明のうち請求項５に係る半導
体装置は請求項１から請求項４のいずれか一つに記載の
半導体装置であって、不純物拡散領域は、少数キャリア
の発生源を取り囲んで形成されることを特徴とするもの
である。
【００１１】
【発明の実施の形態】
実施の形態１．図１は、本発明の実施の形態１に係る半
導体装置の構造を示す断面図である。ｐ++基板１上に、
これよりも不純物濃度の低いｐ-エピタキシャル層２が
形成され、さらにｐ-エピタキシャル層２内の一部に形
成されたｐウェル３内にｎ+拡散層４ａ，４ｂがそれぞ
れ選択的に形成され、ｎ+拡散層４ｂ上にメモリセルキ
ャパシタ５が接続されている。なお、図５中８は、ｎ+
拡散層４ａ，４ｂをそれぞれソース／ドレインとするト
ランジスタにおけるゲート電極である。一方、ｐ-エピ
タキシャル層２内のｐウェル３が形成されていない領域
にはｎ+拡散層６が選択的に形成され、外部信号入力回
路７がこれに接続されている。さらに、少数キャリア
（この場合は電子）の注入源となる外部信号入力回路７
と、メモリセルキャパシタ５が接続されるｎ+拡散層４
ｂとの間には、少数キャリアをブロックするためのｐ++
拡散層９ａが設けられている。
【００１２】ここで、図１に示すように本実施の形態１
においては、ｐ++拡散層９ａがｐ-エピタキシャル層２
の表面からｐ++基板１に完全に到達する深さｄaまで形
成されている。
【００１３】図２は、ｐ-エピタキシャル層２及びｐ++
拡散層９ａのエネルギーバンド図である。図２において
Ｅcは伝導帯の底のエネルギー、Ｅvは価電子帯の上端の
エネルギー、Ｅfはフェルミ準位を表している。図２か
ら分かるように、ｐ-エピタキシャル層２とｐ++拡散層
９ａとの間には不純物濃度の差に起因して電位障壁ＶA
が存在し、外部信号入力回路７からｐ-エピタキシャル
層２へ注入された少数キャリアのエネルギーがこの電位
障壁ＶAよりも小さければ、少数キャリアはｐ++拡散層
９ａ内へ進入することができない。
【００１４】しかも、ｐ++拡散層９ａは絶縁物とは異な
り、ｐ-エピタキシャル層２を電気的に完全に遮断する
ものではなく、信号となるキャリアが電位障壁ＶA以上
のエネルギーを持っていれば、ｐ-エピタキシャル層２
からｐ++拡散層９ａへの少数キャリアの進入を阻止しつ
つ、信号となるキャリアの進入のみを許すことができ
る。
【００１５】このように本実施の形態１に係る半導体装
置によれば、少数キャリアたる電子は、ｐ-エピタキシ
ャル層２とｐ++拡散層９ａとの間の電位障壁ＶAによっ
てｐ++拡散層９ａに進入することができないため、外部
信号入力回路７からｐ-エピタキシャル層２へ注入され
た少数キャリアがｎ+拡散層４ｂに到達することを防ぐ
ことができる。従って、少数キャリアの注入によりメモ
リセルキャパシタ５の蓄積電荷が減少して記憶情報が失
われることもない。
【００１６】以上、半導体基板の導電型がｐ型の場合に
ついて述べたが、図３に示すように、不純物濃度の高い
ｎ型半導体基板（ｎ++基板）１０１を用いた場合であっ
ても、少数キャリア（この場合は正孔）の注入源となる
外部入力回路７とメモリセルキャパシタ５が接続される
ｐ+拡散層１０４ｂとの間にｎ++拡散層１０９ａを設け
ることにより、少数キャリアがｐ+拡散層１０４ｂに到
達しＤＲＡＭの不良を生ずることを防ぐことができる。
【００１７】なお、少数キャリアの注入源としては、外
部信号入力回路７のほかに、内部電位発生回路、周辺回
路ロジック（特にロジック混載ＤＲＡＭにおいて）、チ
ップ外部への信号出力回路などが挙げられるが、いずれ
の場合であっても本実施の形態１に係る半導体装置によ
れば、少数キャリアの注入によりＤＲＡＭの不良が生ず
ることを防止することができる。
【００１８】実施の形態２．図４は、本発明の実施の形
態２に係る半導体装置の構造を示す断面図である。図４
に示すように本実施の形態２においては、実施の形態１
とは異なり、ｐ++拡散層９ｂがｐ-エピタキシャル層２
の表面からｄb（＜ｄa）の深さまで形成され、ｐ++拡散
層９ｂとｐ++基板１との間に隙間が設けられている。
【００１９】図５は、ｐ-エピタキシャル層２の深さｄa
とｐ++拡散層９ｂの深さｄbとの差ｄa−ｄbが大きい場
合のｐ-エピタキシャル層２、ｐ++拡散層９ｂ、ｐ++基
板１のエネルギーバンド図であり、図６は、ｄa−ｄbが
小さい場合のエネルギーバンド図である。なお、いずれ
も紙面の奥の領域に外部信号入力回路７が、手前の領域
にｎ+拡散層４ｂが、それぞれ形成されているものとす
る。
【００２０】図５に示すようにｄa−ｄbが大きい場合
は、ｐ-エピタキシャル層２内において、少数キャリア
は紙面の奥の領域から手前の領域に自由に移動すること
ができる。一方、図６に示すようにｄa−ｄbが小さい場
合は、ｐ++拡散層９ｂ及びｐ−エピタキシャル層２の境
界における傾斜と、ｐ＋＋基板１及びｐ-エピタキシャ
ル層２の境界における傾斜とがＥcよりもＶBだけ低いエ
ネルギーのところで交わり、しかもＶBはＶAよりも小さ
いので、ｐ-エピタキシャル層２を紙面の奥の領域から
手前の領域に移動する少数キャリアにとっては、ＶA−
ＶBだけ電位障壁が形成されたこととなる。このため、
少数キャリアたる電子は、ｐ-エピタキシャル層２とｐ
++拡散層９ｂとの間の電位障壁ＶA−ＶBによって紙面手
前の領域に進入することができないため、外部信号入力
回路７からｐ-エピタキシャル層２へ注入された少数キ
ャリアがｎ+拡散層４ｂに到達することを防ぐことがで
きる。従って、少数キャリアの注入によりメモリセルキ
ャパシタ５の蓄積電荷が減少して記憶情報が失われると
いうこともない。
【００２１】しかも、本実施の形態２においてはｐ++拡
散層９ｂとｐ++基板１との間に隙間を設けたため、多数
キャリア（この場合は正孔）はこの隙間を通ってｐ++拡
散層９ｂの左右の領域を自由に往来することができ、ｐ
++拡散層９ｂの左右の領域において電位レベルを一定に
保つことができる。
【００２２】実施の形態３．図７は、本発明の実施の形
態３に係る半導体装置を上方から見たときの構造を示す
平面図である。図７に示すように、本実施の形態３にお
いては、少数キャリアをブロックするためのｐ++拡散層
９ａ，９ｂを外部信号入力回路７が接続されるｎ+拡散
層６を取り囲むように形成する。
【００２３】このように本発明の実施の形態３に係る半
導体装置によれば、実施の形態１又は２に示すようにｐ
++拡散層９ａ，９ｂを部分的に設けた場合よりも、少数
キャリアを確実にブロックすることができるという効果
が得られる。
【００２４】実施の形態４．図８は、本発明の実施の形
態４に係る半導体装置の構造を示す断面図である。ｐ++
基板１上に、これよりも不純物濃度の低いｐ-エピタキ
シャル層２が厚さ２．０μｍ程度に形成され、ｐ-エピ
タキシャル層２内に、それぞれ厚さ１．０μｍ、０．２
μｍ程度のリトログレード・ウェル１２、チャネルカッ
ト層１１が形成されている。なお、リトログレード・ウ
ェル１２及びチャネルカット層１１は、ｐ-エピタキシ
ャル層２内に不純物（エピタキシャル層がｐ型の場合は
ボロン等、ｎ型の場合はリン等）をイオン注入法により
注入することによって形成する。さらにｐ-エピタキシ
ャル層２上には素子分離酸化膜１０が選択的に形成さ
れ、素子分離酸化膜１０同士に挟まれる領域には上記実
施の形態１と同様に、ｎ+拡散層４ａ，４ｂ、ゲート電
極８、メモリセルキャパシタ５が形成されている。一
方、ｐ-エピタキシャル層２内のｎ+拡散層４ａ，４ｂが
形成されていない領域にはｎ+拡散層６が選択的に形成
され、外部信号入力回路７がこれに接続されている。さ
らに、少数キャリア（この場合は電子）の注入源となる
外部信号入力回路７と、メモリセルキャパシタ５が接続
されるｎ+拡散層４ｂとの間には、少数キャリアをブロ
ックするためのｐ++拡散層９ｃが設けられている。ここ
で、ｐ++拡散層９ｃは、ｐ-エピタキシャル層２の表面
からリトログレード・ウェル１２に達する深さまで形成
されている。
【００２５】図９は、図８に示す半導体装置において、
ｐ-エピタキシャル層２内の不純物濃度の深さ方向の分
布を示したグラフである。上述のごとくチャネルカット
層１１及びリトログレード・ウェル１２は不純物を注入
することにより形成されるため、チャネルカット層１１
が形成されている深さ（表面から０．３μｍ付近）及び
リトログレード・ウェル１２が形成されている深さ（表
面から１．３μｍ付近）において不純物濃度が高くな
り、この付近に不純物濃度のピークが存在する。
【００２６】外部信号入力回路７からｐ-エピタキシャ
ル層２内へ注入された少数キャリアがｐ-エピタキシャ
ル層２内のどの深さを通ってｎ+拡散層４ｂに到達する
かは、図９に示す不純物濃度の分布によって引き起こさ
れる内部電位に依存する。即ち、不純物濃度が高い領域
は内部電位が高いため、少数キャリアはその深さを伝わ
りにくく、従って、少数キャリアは、図９において不純
物濃度が低い領域であるＤ1〜Ｄ3の深さを伝わる。しか
し、ｐ-エピタキシャル層２の下にあるｐ++基板１の不
純物濃度が高いため、ｐ++基板１の電位に起因してＤ3
の深さには少数キャリアは存在し難く、少数キャリアは
主にＤ1及びＤ2の深さを伝わると考えられる。
【００２７】本実施の形態４においては、ｐ++拡散層９
ｃを、ｐ-エピタキシャル層２の表面からリトログレー
ド・ウェル１２に達する深さまで形成したため、このｐ
++拡散層９ｃによってＤ1及びＤ2の深さを伝わる少数キ
ャリアをブロックすることができる。
【００２８】従って、外部信号入力回路７からｐ-エピ
タキシャル層２へ注入された少数キャリアがｎ+拡散層
４ｂに到達することを防ぐことができ、少数キャリアの
注入によりメモリセルキャパシタ５の蓄積電荷が減少し
て記憶情報が失われることもない。
【００２９】実施の形態５．図１０は本発明の実施の形
態５に係る半導体装置の構造を示す断面図である。ｐ++
基板１上に、これよりも不純物濃度の低いｐ-エピタキ
シャル層２が形成され、さらにｐ-エピタキシャル層２
内の一部に形成されたｐウェル３内にｎ+拡散層４ａ，
４ｂがそれぞれ選択的に形成され、ｎ+拡散層４ｂ上に
メモリセルキャパシタ５が接続されている。なお、図５
中８は、ｎ+拡散層４ａ，４ｂをそれぞれソース／ドレ
インとするトランジスタにおけるゲート電極である。一
方、ｐ-エピタキシャル層２内のｐウェル３が形成され
ていない領域にはｎ+拡散層６が選択的に形成され、外
部信号入力回路７がこれに接続されている。さらに、少
数キャリア（この場合は電子）の注入源となる外部信号
入力回路７と、メモリセルキャパシタ５が接続されるｎ
+拡散層４ｂとの間には、少数キャリアをブロックする
ためのｎウェル９ｄが設けられている。
【００３０】図１１は、ｐ++基板１、ｐ-エピタキシャ
ル層２、ｎウェル９ｄのそれぞれの電位の関係を示す図
である。図１１から分かるように、ｎウェル９ｄの電位
はｐ -エピタキシャル層２の電位よりも高いため、この
電位差に起因して、ｎウェル９ｄからｐ-エピタキシャ
ル層２へ内部電界が生じる。
【００３１】このように本実施の形態５に係る半導体装
置によれば、ｎウェル９ｄの底部とｐ++基板１との間を
通り過ぎようとする少数キャリアは、ｎウェル９ｄから
ｐ++基板１へ生じる内部電界の作用によりｎウェル９ｄ
内にとり込まれるため、外部信号入力回路７から発生し
た少数キャリアがｎ+拡散層４ｂに到達することを防ぐ
ことができる。
【００３２】従って、少数キャリアの注入によりメモリ
セルキャパシタ５の蓄積電荷が減少して記憶情報が失わ
れ、ＤＲＡＭの不良が生ずるということもない。
【００３３】以上、半導体基板の導電型がｐ型の場合に
ついて述べたが、図１２に示すように、不純物濃度の高
いｎ型半導体基板（ｎ++基板）１０１を用いた場合であ
っても、少数キャリア（この場合は正孔）の注入源とな
る外部信号入力回路７とメモリセルキャパシタ５が接続
されるｐ+拡散層１０４ｂとの間にｐウェル１０９ｄを
設けることにより、少数キャリアはｐウェル１０９ｄ内
にとり込まれ、ｐ+拡散層１０４ｂに到達することを防
ぐことができる。
【００３４】なお、上記実施の形態１〜５と同様の考え
は、ＤＲＡＭのみならずＳＲＡＭ（Static Random Acce
ss Memory）にも適用することができる。
【００３５】
【発明の効果】この発明のうち請求項１に係るものによ
れば、不純物拡散領域の不純物濃度は半導体薄膜の不純
物濃度よりも高いため、かかる不純物濃度の差に起因し
て半導体薄膜と不純物拡散領域との間に電位障壁が生じ
る。従って、少数キャリアの発生源から半導体薄膜内へ
注入された少数キャリアは、この電位障壁によって不純
物拡散領域を越えることができない。
【００３６】また、この発明のうち請求項２に係るもの
によれば、不純物拡散領域を、半導体薄膜の表面から半
導体基板に達する深さに形成するため、少数キャリアの
発生源から発生した少数キャリアが半導体薄膜内のどの
深さを通っても、少数キャリアが不純物拡散領域を越え
ることはない。
【００３７】しかも、不純物拡散領域は、絶縁物とは異
なり半導体薄膜を電気的に完全に遮断するものではない
ため、信号となるキャリアが電位障壁を超えるエネルギ
ーを持っていれば、少数キャリア発生源から発生した少
数キャリアが不純物拡散領域を越えることを阻止しつ
つ、信号となるキャリアの往来のみを許すことができ
る。
【００３８】また、この発明のうち請求項３に係るもの
によれば、不純物拡散領域は半導体基板の表面から半導
体基板に達する深さに形成されるのではなく、不純物拡
散領域と半導体基板との間に隙間を設ける。従って、少
数キャリアの発生源から発生した少数キャリアがこの隙
間を通って不純物拡散領域を越えることも考えられる。
しかし、不純物拡散領域と半導体基板とがあいまって隙
間におけるバンド構造を変化させ、少数キャリアにとっ
ての電位障壁を隙間に生じさせるため、少数キャリアが
この隙間を通って不純物拡散領域を越えることはない。
【００３９】しかも、不純物拡散領域と半導体基板との
間に隙間を設けたことにより、多数キャリアはこの隙間
を通って不純物拡散領域の左右の領域を自由に往来する
ことができ、不純物拡散領域の左右の領域において電位
レベルを一定に保つことができる。
【００４０】また、この発明のうち請求項４に係るもの
によれば、半導体薄膜内に、半導体薄膜と同じ一の導電
型を有する第１及び第２の不純物拡散層が、それぞれ層
状に形成されているため、不純物濃度の差に起因して生
じる内部電位の影響により、少数キャリアの発生源から
発生した少数キャリアは、半導体薄膜のうち、半導体薄
膜の表面と第２の不純物拡散層との間、第２の不純物拡
散層と第１の不純物拡散層との間、第１の不純物拡散層
と半導体基板との間、のいずれかを伝わる。
【００４１】しかし、不純物拡散領域が半導体薄膜の表
面から第１の不純物拡散層に達する深さに形成されてい
るため、このうち、半導体薄膜の表面と第２の不純物拡
散層との間、及び第２の不純物拡散層と第１の不純物拡
散層との間を伝わる少数キャリアは、半導体薄膜と不純
物拡散領域との不純物濃度の差に起因して生じる電位障
壁によって、不純物拡散領域を越えることができない。
【００４２】また、この発明のうち請求項５に係るもの
によれば、不純物拡散領域を少数キャリアの発生源を取
り囲んで形成するため、不純物拡散領域を少数キャリア
の発生源に対して部分的に設ける場合に比較して、少数
キャリアが不純物拡散領域を越えることをさらに防ぐこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の内
部電位を示す図である。
【図３】 本発明の実施の形態１に係る半導体装置の構
造を示す平面図である。
【図４】 本発明の実施の形態２に係る半導体装置の構
造を示す断面図である。
【図５】 ｐ-エピタキシャル層２、ｐ++拡散層９ｂ、
ｐ++基板１のエネルギーバンド図である。
【図６】 ｐ-エピタキシャル層２、ｐ++拡散層９ｂ、
ｐ++基板１のエネルギーバンド図である。
【図７】 本発明の実施の形態３に係る半導体装置の構
造を示す平面図である。
【図８】 本発明の実施の形態４に係る半導体装置の構
造を示す断面図である。
【図９】 表面からの深さと不純物濃度との関係を示す
グラフである。
【図１０】 本発明の実施の形態５に係る半導体装置の
構造を示す断面図である。
【図１１】 ｎウェル９ｄ、ｐ-エピタキシャル層２、
ｐ++基板１の電位関係を表す図である。
【図１２】 本発明の実施の形態５に係る半導体装置の
構造を示す断面図である。
【図１３】 従来の技術としてＤＲＡＭの構造を示す断
面図である。
【符号の説明】
１ ｐ++基板、２ ｐ-エピタキシャル層、３ ｐウェ
ル、４ａ，４ｂ，６ｎ+拡散層、７ 外部信号入力回
路、８ ゲート電極、９ａ，９ｂ，９ｃ ｐ++拡散層、
１１ チャネルカット層、１２ リトログレード・ウェ
ル、９ｄ ｎウェル。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一の導電型を有する半導体基板上に設け
    られた、前記一の導電型を有する半導体薄膜と、 前記半導体薄膜内にそれぞれ選択的に設けられた、前記
    一の導電型に対する少数キャリアの発生源及び前記一の
    導電型を有する不純物拡散領域とを備え、 前記不純物拡散領域の不純物濃度は前記半導体薄膜の不
    純物濃度よりも高いことを特徴とする半導体装置。
  2. 【請求項２】 前記不純物拡散領域は、前記半導体薄膜
    の表面から前記半導体基板に達する深さに形成される、
    請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体薄膜の前記不純物濃度は前記
    半導体基板の不純物濃度よりも小さく、 前記不純物拡散領域と前記半導体基板との間に位置する
    前記半導体薄膜のバンド構造が、不純物濃度の差異によ
    って他の位置の前記半導体薄膜のバンド構造よりも前記
    不純物拡散領域のバンド構造に近づく、請求項１記載の
    半導体装置。
  4. 【請求項４】 一の導電型を有する半導体基板上に設け
    られた、前記一の導電型を有する半導体薄膜と、 前記半導体薄膜内に層状に設けられた、前記一の導電型
    を有する第１の不純物拡散層と、 前記半導体薄膜内において、前記第１の不純物拡散層が
    形成されている領域よりも浅い領域に層状に設けられ
    た、前記一の導電型を有する第２の不純物拡散層と、 前記半導体薄膜内にそれぞれ選択的に設けられた、前記
    一の導電型に対する少数キャリアの発生源及び前記一の
    導電型を有する不純物拡散領域とを備え、 前記不純物拡散領域、前記第１及び第２の不純物拡散層
    の不純物濃度は前記半導体薄膜の不純物濃度よりも高
    く、 前記不純物拡散領域は、前記半導体薄膜の表面から前記
    第１の不純物拡散層に達する深さに形成されることを特
    徴とする半導体装置。
  5. 【請求項５】 前記不純物拡散領域は、前記少数キャリ
    アの発生源を取り囲んで形成される、請求項１から請求
    項４のいずれか一つに記載の半導体装置。
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