JPS61229352A - 集積回路型ダイナミツクメモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１よ（７）　＋ＩＪユ分！ 本発明は集積型のダイナミックメモリに係わるものであ
り、またこのメモリの製造方法にも係るものである。

従来の技術 本発明が関連するメモリは・容量性データストレージの
原理に基いている。この型のメモリでは、メモリセルは
、ゲートがいわゆるワードラインに接続され、また２つ
の主電極が一方ではデータストレージキャパシタに、ま
た他方ではデータ転送ライン即ちいわゆるビットライン
に接続されているようなトランジスタからなっている。

転送ラインはメモリセル内に書込まれているデータの読
出し、或いはメモリセル内へのデータの書込みの何れに
も用いられる。読出し動作においては、メモリセルトラ
ンジスタはワードラインを介してゲートにパルスを受け
ると導通してキャパシタを放電させ、その中に容れられ
ていた情報はビットラインによって集められる。書込み
動作においては、逆の動作が行われる。即ち、記録すべ
き１つの情報は、ビットライン上に印加され、トランジ
スタのゲートにワードラインからパルスが供給されると
トランジスタが導通してキャパシタを充電する。

更に、読出し動作は破壊的破壊読出しであるので、通常
はこの段階の後にメモリセル内へデータの再書込みが行
われる。

容量性データストレージを含むダイナミックメモリの欠
陥は、メモリセル内に記憶されている情報が時間と共に
「フェーディング」を受ける、即ち衰退するという事実
に原因している。この欠陥を解消するためには、先ずメ
モリセル内に保持されている情報をリフレッシュし、第
２に各メモリセルのストレージ容量を増加させることか
らなる予防処理を採用する必要がある。ストレージ容量
を大きい値に増加させると、メモリリフレッシュ動作の
デユーティサイクル或は周波数を低下させることができ
る。更に、メモリセルからの読出し及びメモリセルへの
書込みを含む動作中のトランジスタの導通はストレージ
キャパシタをビットラインキャパシタと並列に接続する
のと等価である。

メモリ面全体に亘って伸びているビットラインは、その
現実の長さ故にキャパシタを構成しており、個々のキャ
パシタがビットラインとメモリが集積されている半導体
サブストレートの接地接続との間に位置するようになる
ことに注目されたい。メモリセルキャパシタ内に保持さ
れている情報は、メモリセル容量がビットライン容量の
１７１５を超えていれば、まだ読出すことができるとい
うのが一般に受入れられている原理である。このレベル
以下では伝送雑音が読出した情報に有害な影響をもたら
す。

従来の各メモリセルのキャパシタは、絶縁層によって分
離されている２つの導電層を対面させることによって形
成されている。メモリセルの容量を増加させるために、
事実上メモリセルの全表面に亘って容量を分散させるこ
とが提案されている。

しかし、この技術は集積密度の増加に関する制限を受け
る。事実、単位表面積当りのメモリセルの数を増加させ
ると、各セルに割当てられ且つこのようにして得られる
容量の値は相応に減少する。

メモリセルの上面に亘って容量を分散させる代りに、メ
モリセル全体の周囲に溝を掘り、これらの溝の壁の上に
、及び壁の間に付着させた導電層を対向させることによ
ってキャパシタを形成させることさえ提案されている。

しかし、この技術は実際には容易に遂行できるものでは
ない。溝を深く掘る程その有効性は増大するが、これも
大きい困難が伴なう。

最後に、メモリの利用時に、読出し或は書込み命令を遂
行できる速さは、ワードラインが関連トランジスタへパ
ルスを伝送できる速さに依存する。

製造方法を簡略化するという要求を満足するために、ワ
ードラインをトランジスタのゲート電極と一致させ、ま
た薄いゲート酸化物層によってトランジスタの導電チャ
ンネルから分離されているシリコンストリップにするこ
とがある。これらの接続リードのシリコンは決して完全
に導電性ではないから、ワードラインは抵抗性になる。

これらはビットラインと同じようにそれらの環境のため
に容量性でもあるから、ワードラインは伝撮時定数を持
つようになる。これらの時定数は読出し及び書込み動作
の実行速度に限界を与える。この付加的な欠陥を解決す
るために先行技術において考えられた１つの手段は、シ
リコンゲートを均一な間隔で接続するように極めて低い
抵抗を有する金属ラインを各ワードラインの上に付加す
ることであった。このようにして得られたメモリセルは
、ゲートリード自体から発せられる場合よりも高速で読
取り或は書込み命令を受入れる。この配列の欠陥は、ワ
ードラインと重複してメモリの頂部にラインを設ける必
要があることである。製造プロセスの他の全ての操作と
同様に、この付加的な操作はメモリの生産効率を更に引
下げるようになる。

発明が解決しようとする問題点 そこで、本発明は、上述の欠陥を解消して、メモリセル
がそのＭＯＳトランジスタのソースとサブストレート内
に形成されたウェルとの間の接合容量に基づく大容量を
有しているダイナミックメモリ及びその製造方法を提供
することを目的とするものである。

更に、本発明は、ワードラインは金属化されており、従
って付加的な頂部ラインの必要性が解消したダイナミッ
クメモリ及びその製造方法を提供することを目的とする
ものである。

問題を解決するための手段 本発明は、メモリセルが、所与の第１のチャンネル極性
を有し、且つ、半導体サブストレート内の第２の逆の極
性のウェルの中に形成されているＭＯＳ　トランジスタ
からなるような容量性データストレージ式の集積回路型
ダイナミックメモリの製造方法を提供する。本発明の方
法は以下のような諸段階のシーケンスからなることを特
徴としている。即ち、 サブストレート内にメモリセルのアレーを限定し、セル
間の分離を画定するために厚い酸化物層を成長させ； 逆極性に対応する不純物の高エネルギーボンバードメン
トによって全メモリ面内にトランジスタウェルを注入・
形成し： メモリセルトランジスタのゲートを形成させ；そして ゲート及び厚い分離酸化物に対するセルフアライメント
によりトランジスタのソース及びドレイン領域を注入・
形成する。

本発明は、各メモリセルが、所与の第１のチャンネル極
性を有し、且つ、半導体サブストレート内の逆極性のウ
ェルの中に形成されているＭＯＳトランジスタからなる
ような容量性データストレージ式の集積回路型ダイナミ
ックメモリを指向するものであり、本ダイナミックメモ
リには本質的にソース・ウェルトランジスタ接合の接合
容量を増加させるための手段が設けられている。

本発明の他の特色°は、以下の添付図面を参照しての説
明から明白になるであろう。なお、図面では同一の要素
に対しては同一の番号を附しである。

１１週 第１図はダイナミックメモリ２のメモリセル１を示して
いる。このメモリセル１はトランジスタ３及びキャパシ
タ４からなっている。トランジスタ３のソース５はキャ
パシタ４に接続され、一方ドレイン６はデータ転送リー
ド７即ちいわゆるビットラインに接続されている。トラ
ンジスタ３のゲート８はワードラインと呼ばれるリード
９に接続されている。本発明はメモリの運用面に関する
ものではない。ここでの主な関心は、転送リード７の容
量に対してキャパシタ４の容量に大きい値を持たせるよ
うに、キャパシタ４の値を増加させる必要性についてで
ある。キャパシタ４の一方の導体はトランジスタ３のソ
ース５に接続されており、他方の導体は図式的に接地で
表わされている定電位に接続されている。実際に、満足
させなければならない重要な要求は、キャパシタの第２
の導体の電位をそのキャパシタ内に蓄積される電荷に対
して一定とすることである。

第２図は第１図に示すセルと同じ型のメモリセルの断面
図であって、本発明の特色も与えられているものである
。このメモリセルは、特に、ソース５及びドレイン６を
設けたトランジスタ３を含んでいる。導電チャンネル１
０は、トランジスタ３のゲート８によって制御される。

ゲート８はワードライン９への接続をも表わしている。

キャパシタ４は、メモリセルトランジスタを部分的に覆
っている酸化物層１３によって分離されている２つの導
電層１１及び１２を有している。層１１はソース５に接
続されており、一方層１２は複数のキャパシタに共通で
あり、実際にはメモリ内の全てのキャパシタに共通であ
る。層１２は定電位（図示せず）に接続されている。ト
ランジスタ３は、−例としてシリコンからなり極めて軽
くドープされている半導体サブストレート１５内に含ま
れているウェル１４内に配置されている。これもまた例
として、サブストレートはｐ導電型であって約３オーム
・ｃｍの固有抵抗であり、結晶方位は＜１００＞である
。ウェル１４はｎ導電型であり、中程度の不純物濃度を
有している。−例では、トランジスタのソース５及びド
レイン６領域の近傍のこの濃度は１０”乃至１０”燐原
子／ｃｒｌ程度である。この濃度は、ＣＭＯ３技術にふ
いて一般的に用いられている概略１０１６原子／ｃａｔ
程度のウェル濃度と対比される。サブストレート１５は
電位Ｖｓｓにバイアスされ、一方トランジスタ３のウェ
ルは電位ＶＣＣにバイアスされている。

−例では、Ｖｓｓは接地であり、Ｖｃｃは約５ボルトの
値である。このように印加される電位によってウェル・
サブストレート接合は逆バイアスされる。

ウェル１４の深さは浅く、メモリセルのアルファ粒子に
対する感度を低下させる。メモリ内に含まれているセラ
ミックモジュールによって発生するアルファ粒子はサブ
ストレート内に電子・正孔対を作り出すよう、になる。

もし予防措置を講じておかないと、少数キャリアがトラ
ンジスタのソースへ移動して情報を蓄積しているキャパ
シタを放電させてしまう。これがウェル・サブストレー
ト接合を逆バイアスしておく理由である。即ちこの電位
障壁は、対によって生じた少数キャリア（この場合ｎ型
ウェル内の正孔）が接地に極めて近接し且つそれに接続
されているサブストレートの底に吸着されるようにしで
ある。従ってこれらの少数キャリアがキャパシタを放電
させることはなくなる。このような結果はウェルの深さ
が浅いほどより効率的に得られる。この観点からすれば
（ウェルが存在しない＞　ＮＭＯ３技術を含む製造プロ
セスよりもＣＭＯ３技術によってメモリセルを製造する
方が優れていることになる。第２に、ウェルはサブスト
レート電流に対する感度をも低下させることができる。

これらの電流もメモリセル内の情報を失わせる効果を有
している。事実、メモリセルトランジスタはデータ転送
時には飽和モードで動作するから、対の発生をもたらす
衝突電離の危険性が潜在的に存在している。このように
して作られた正孔は隣接するメモリセルのキャパシタに
印加される可能性がある。この場合これらの隣接するメ
モリセル内に蓄積されている情報量は変更されてしまう
。ウェル１４の電位障壁はこれらの電荷の如何なる戻り
も阻止するように働く。

本発明の重要且つ独特な特色は、ありふれたキャパシタ
４がソース５とウェル１４との間に存在するＰ”−Ｎ−
接合容量によって増加させられることである。この容量
の値は、このソース・ウェル接合の空乏領域の面積によ
って決定される。この面積は最小限に重くドープした側
の接合の不純物濃度に逆比例する。実際に一般に受入ら
れている大きさでは、メモリセルトランジスタのソース
及びドレインの不純物濃度はｌ０Ｉｓ乃至１０２０原子
／ｃ１１！程度である。本発明の１つの概念は、ソース
・ウェル接合キャパシタを在来型のキャパシタ４に匹敵
できるものとすることによって接合キャパシタの存在を
利用することにある。ウェル１４（ｎ型ドーピング）の
不純物濃度を増すことによって、接合容量は一方では接
合の底１６によって、また他方では接合の周縁１７によ
って増加する。本発明においてはウェル１４の不純物濃
度は、考慮する位置がソース領域５下の底部分１６の近
傍にあるか否かによって、即ちゲート酸化物１８のレベ
ルに対して高さレベルａにあるのか或は該領域の周縁の
高さレベルｂにあるのかによって異なる。

第３図及び第４図はそれぞれソース５の直接の周縁１７
における及びソース領域５の中心に対向するウェルＩ４
内の不純物濃度のプロフィルを示すものである。周縁１
７の近傍においてはメモリセルトランジスタの頂部は厚
い酸化物層１９に接している。

縦軸の深さはマイクロメートルで示してあり、ウェル１
４の厚みは活性領域の下方に１マイクロメートル程度で
ある。この厚みは、厚い酸化物層１９の下では約０．５
マイクロメートルの値となる。−例では、厚い酸化物層
１９の厚みは０．４マイクロメートル程度である。この
厚い酸化物層の直下の濃度プロフィルは、ウェル１４と
厚い酸化物層１９との界面からレベルｂまて約５Ｘ１０
”燐原子／ｃｎｆに維持されている。−例では、高さｂ
の値は０．２マイクロメートルよりも僅かに大きい値で
ある。一方、第４図に示すようにソース領域５の底（高
さレベルａに一致）はｎ型濃度が上述した値よりも低い
領域に位置している。−例では、これらの位置における
濃度は５乃至３ｘｌＱＩ６程度である。従ってレベルａ
におけるソース・サブストレート接合の空乏領域の厚み
は周縁１７におけるよりも大きい。

その結果、周縁１７における接合容量は底１６における
容量よりも大きくなる。本発明は、この特定の効果を用
いて在来型のストレージキャパシタ４の値を増加させる
ものである。周縁キャパシタはキャパシタ４に匹敵する
か、或はそれよりも大きい値にさえなる。

第３図及び第４図に示す濃度プロフィルは従来広〈実施
されているものとは異なっている。先ず濃度の値が通常
のものよりは高い。ＣＭＯ３技術においては、高濃度の
ウェルを形成させると、寄生サイリスクのトリガという
厄介な減少が最小になる。この技術では、サブストレー
トの導電型とは逆の導電型のウェルが逆チヤンネル極性
のトランジスタを作り出す。従って「構造的に」一連の
ｎｐｎｐ型或はｐｎｐｎ型にドープされた領域が存在で
きる。もし予防策を講じないと、サイリスク効果が開始
されることになる。この確立を減少させるには高不純物
濃度のウェルを形成させる必要がある。しかしながら、
トランジスタのスレッシホールド電圧を調整できるよう
にするために、一般にウェル内の不純物濃度は数１０１
６原子／Ｃｄに制限しなければならない。別の点は、濃
度プロフィルの形状が、今検討中の場合には重要な問題
であることである。全ての製造プロセスにおいて、接合
ウェルは集積回路の他の領域の形成に先立ってドープさ
れている。従ってウェル内の異なるレベルにおいて確立
された濃度が拡散によってウェル全体に均一に広がる傾
向がある。この拡散は集積回路に連続して遂行される爾
後の全ての操作によるものである。本発明においては濃
度は均一に分布してはいないが、所定の最大レベルに制
限されている。サブストレート１５に対応するｐ−型ド
ーピングが第３図及び第４図に示されている。第４図に
おいて、ソース５はゲート酸化物表面２０付近において
極めて高い濃度を有している。この濃度は１０１９硼素
原子／Ｃｄ程度であり、これで全く正常なのである。

第５ａ図乃至第５１図は、上述のメモリセルの製造方法
の諸段階を示すものである。これらの段階によって、第
３図及び第４図に示し、その技術的効果を説明した濃度
を得ることが可能となる。

これらの説明を進めるに当って、諸領域の形状を顧慮す
ることなく製造工程中に実施される操作のみに注目する
ことにする。これらの領域に関しては第６ａ図乃至第６
ｇ図を参照して後述することにする。説明を簡略化する
ために、考慮中のメモリセルの特定部分を限定する目的
で、プロセス中に適当なマスクが適用されるものとする
。

本発明の重要な特色は、厚い酸化物層１９を形成させた
後にウェル不純物が注入されることである。

注入によって所望の高さｂの、及び所望の値（１０”）
の濃度ピークを形成させることができる。換言すれば、
ウェルの注入は逆行して、即ち分離用の厚い酸化物を通
して遂行される。これらの厚い酸化物が先夜すると、注
入された不純物が厚い酸化物に向って拡散するのを妨げ
る。濃度ピークは、後刻ウェーハが受けるアニール操作
にも拘わらず、選ばれた高さ及び値に保たれる。考慮中
のこの場合には、これはウェルと厚い酸化物との界面に
おける燐の偏析係数に起因する。逆注入は、第２図に明
示されてふり、ウェル１４の底は、厚い酸化物層１９の
下に位置する部分２１と、トランジスタ３を受入れるよ
うになっている活性領域の下に位置する部分２２とでは
レベルが変化している、すなわち段付き部分２１−２２
を有している。

第５ａ図は、例えば軽くｐドープしたシリコンからなる
半導体サブストレート１５を示すものである。サブスト
レート１５はシリコン酸化物の薄膜層２３の成長とそれ
に続くシリコン窒化物層２４の沈積によって覆われてい
る。第１のマスクを用いフォトリソフグラフィ及びシリ
コン窒化物のエツチングによって層２４を限定する。層
２３は、絶縁用酸化物１９を成長させる際に、層２４が
サブストレート１５内に破壊的な機械力を誘導するのを
防ぐ。以上のように、第１のマスクは活性領域、及びメ
モリセル間の分離用の厚い酸化物が形成される領域（領
域２５）の境界を定めるのに役立つ。次に絶縁用酸化物
の層を、例えば４０００オングストロームの厚さまで成
長させる。窒化物層２４は酸化障壁として働く。最初の
酸化物２３及び窒化物２４は溶解され（第５ｂ図）、ｐ
型ウェル２６（第５Ｃ図に示す）を限定するように第２
のフォトマスキング操作が遂行される。

第５Ｃ図にはウェーハの若干の領域を保護する樹脂層２
７が示されている。この樹脂層は第２のフォトマスキン
グ操作中に第２のマスクによって付着させる。ｐ型ウェ
ルを形成させる理由は、ここでは本発明をＣＭＯ３技術
で実施しているからである。ウェーハの全てのメモリセ
ルは単一のウェル（ウェル１４）上に形成されるのに対
して、周辺回路及びメモリセル管理回路はＣＭＯ３技術
によって製造することができる。従って、この説明にお
いてはメモリの制御回路を含むウェルを形成するのに用
いられる方法を支持することが重要である。ウェル２６
は、ｐ−型のサブストレートの中にｐ−型ウェルを形成
させた擬似ウェルからなっており、それらの濃度プロフ
ィルによってサブストレートと区別することが可能であ
る。３本の下向き矢印によって表わされている注入は２
つのエネルギ−（即ち、第１は３００にｅＶでの深いボ
ンバードメントであり、第２はウェル２６内に注入され
るｎチャンネルトランジスタのスレッシホールドを調整
するのに役立つ低パワーの表面ボンバードメントである
）を有する硼素原子の電子ボンバードメントによって得
られる。

次に第５ｄ図に示すように、第３のフォトマスキング操
作によってｎ型のウェルが限定される。

先に注入されたウェルの領域を保護するために樹脂層２
８が沈積される。ｎ型ウェル（単数或は複数）の注入は
燐原子の二重電子ボンバードメントを含んでいる。５０
０Ｋｅ　Ｖにおける第１の深い注入によって、活性領域
の下では実質的に１マイクロメートルに等しい深さを、
また厚い酸化物の下では０．５マイクロメートルに等し
い深さを有するｎ型ウェルが形成される。濃度ピークは
、厚い酸化物層の直上の高さレベルｂにおいて、また活
性領域の直上の高さレベルａにおいて数１ｏ１？原子／
Ｃｄが得られる。次の約１００Ｋｅ　Ｖにおける燐の第
２の注入によって表面濃度を数１０′６原子／ｃｔｌに
調整することができる。このようにして得られた濃度プ
ロフィルが第３図及び第４図に示されているものである
。

第３の、しかし今回は硼素原子を用いる低エネルギでの
注入によって、ｎチャンネルトランジスタのための良好
な導通スレッシュホールドを得るための、ウェル表面の
カウンタ・ドーピングを行うことができる。第５ｄ図は
、一方では擬似区画２６を、また他方では以上のように
して注入されたウェル１４を有するメモリの部分を示す
ものである。

次に２５０乃至３００オングストローム付近の厚みを有
するゲート酸化物２０が形成される。この段階は第５ｅ
図に示されており、在来型のこの酸化物は熱成長技術に
よって得られる。

第５ｆ図はゲートの形成に含まれている操作を部分的に
示すものである。ゲートのためには、ポリシリコンの第
１の層８を沈着させ、標準技術によってドープ（例えば
ＰＣｌ３）する。更に金属化物９を形成させるために、
ポリシリコンの第１の層８の上に珪化タングステン（Ｗ
　Ｓ　１２或はＷＳ１３）の層９を沈積させる。次で第
４のマスクによって、及び第４のフォトマスキン、グ操
作中にゲートが限定され、エツチングされる。ゲートは
メモリ面内のワードラインとして働く。これらのゲート
は第５ｆ図に破線によって示唆されている。１つの例で
はゲートのポリシリコンの層の厚みは約４０００オング
ストロームであり、珪化タングステン層の厚みは約１５
００オングストロームである。

このようにして全てのトランジスタゲートを限定してか
ら第５のフォトマスキングが遂行される（第５ｇ図）。

この操作は、メモリセルの周縁のようにｎチャンネルト
ランジスタを注入することを望まないメモリの周縁部分
を樹脂層３０によって保護することを含んでいる。これ
らのトランジスタは低エネルギーではあるが高密度の硼
素不純物のボンバードメントによって注入する。このよ
うにしてメモリセルのトランジスタ３のソース５及びド
レイン６が形成される。この注入は、一方では厚い酸化
物層１９と、また他方ではゲートのポリシリコン・珪化
タングステン層とセルフアライメントされている。ドレ
イン及びソース領域の注入は、これらの領域の底１６が
、ウェルが最高のｎ型不純物濃度を有している位置にお
およそ来るように遂行される。−例では、底部分１６の
深さは約５０００オングストロームである。この注入は
低エネルギで遂行されるために、４０００オングストロ
ームしかない厚い酸化物層１９を貫通しないことに注目
されたい。

第５ｈ図に、トランジスタのソース側に形成された開口
３１を示す。この開口は全メモリ面をシリコン酸化物層
３２の熱成長によって覆った後に形成される。この開口
は第６のフォトマスキング操作及び第６のマスクによっ
て得られる。次で第２のポリシリコン層１１をメモリ面
の全表面に亘って第２のレベルに沈積させ、硼素でドー
プする。層１１を硼素でドープするのは、この層とソー
ス５　（これも開口３１の位置において硼素で効果的に
ドープされている）　との間に電子的接合が形成される
のを避けるためである。層１１のドーピングの結果、開
口３１の直下のソースの底面１６に段付き部分３３が形
成される。第４図から、この段付き部分が空乏領域をレ
ベルａからそれにより低いレベルａ′まで、即ちウェル
の不純物濃度が徐々に上昇している領域に向って移動さ
せる効果を持っていることに注目されたい。レベルａ°
においてはウェル１４内の濃度はより高く、その結果好
ましいことに接合容量が増大する。−例では、層１１の
厚みは３０００オングストロ一ム程度である。

次にキャパシタ電極１１を形成させようとするメモリ面
のゾーンを限定しエツチングするために、第７のマスク
によって第７のフォトマスキング操作を遂行する。次で
沈積された層１１を約３００乃至４００オングストロー
ムの範囲の厚みまで酸化させる。このようにして得られ
た酸化物層１３は在来型のメモリセルキャパシタの２枚
の電極の間の誘電体として働くが、最早臨界的なもので
はなくなっている。それは、この在来型のキャパシタが
本発明による接合キャパシタによって強くバックアップ
されているからであり、キャパシタ電極間の層１３を別
個に形成させるほどの有用な目的には何隻役立っていな
いのである。

第５１図には在来型のメモリセルのキャパシタの第２の
電極１２も示されている。第１の電極１１め場合と同様
に、この第２の電極１２は気相のシリコンを化学的に沈
積させることによって形成する。

これは第３のレベルのシリコン沈積物である。次で第２
の電極１２を第８のマスクによって限定し、エツチング
し、最後にシリコン酸化物層の熱成長によって覆う。層
１２の厚みは層１１と同程度である。

この第３のポリシリコンレベルは、選択に応じて、硼素
或は燐でドープすることができる。

アルミニウムを沈積させたデータ転送リード７は、第９
及び第１０のフォトマスキング操作によって形成される
。第９の操作はトランジスタのドレイン６内に開口３７
（第２図）を形成させるものであり、第１０の操作はビ
ットライン７を限定するものである。多くの付加的操作
も遂行されるが、これらは本発明の目立った特色ではな
い。

第６ａ図乃至第６ｇ図は、メモリ面の異なるゾーンを限
定するために用いられる若干のマスクのデザインを示す
ものである。これらのマスクの重ね合わせ配列をより良
く理解するために、使用中にメモリ面の基準に整合させ
るようになっている位置定め基準ｘＳｙを各マスクに示
しである。これらのマスクは全て不透明な部分、切込ん
だ部分及び不透明部分に隣接する透明な部分を有してい
る。最初のフォトマスキング操作に用いられる第１のマ
スクを第６ａ図に示す。この図はメモリセルのパターン
の繰返しの一般的なアイデアを示すものである。このマ
スクはメモリセルを分離している厚い酸化物領域１９を
限定する−（透明部分）。

このマスクの１つのパターンは大よそ丁字形である。こ
の１つのパターンは、１つのそして同一のデータ転送ラ
インと２つの隣接するワードラインとに接続されている
２つの隣接するメモリセルに対応している。これらのセ
ルは、第１図に例示しであるメモリセル１及びその直下
に示されているセルである。

基準に対応する点に示されているｙ軸の左に城郭状の外
側１７を見ることができる。メモリ面のウェルは至ると
ころに注入されるから、この外形は、一方では厚い酸化
物の限界に、また他方ではソース領域５０周縁に対応し
ている。外形が城郭状である理由は、ソース領域の周縁
の長さを増加させる必要のためである。これはストレー
ジ容量を増加させる効果を持つ。事実、ソース及びドレ
イン領域の注入の結果として、熱アニーリング操作によ
ってソース領域５はｎ型ウェルのこれらの高濃度部分（
厚い酸化物の下）をもたらすことになる。

本発明の特徴の１つは、２つの隣接するメモリセルのド
レイン領域６を容易に並置できることである。データ転
送ライン（ビットライン）　の容量を減少させるために
、雫域６の外形の長さを縮小する努力が払われている。

実際にはソース領域の周縁容量が増加しているから、ド
レイン領域６の周縁容量も増加しているのである。これ
によって得られる結果は、データ転送ラインの容量も増
加することである。実際には、データ転送ラインの容量
はストレージ容量よりは実質的に大きく、例えば１０倍
である。一方本発明によ、ってストレージ容量を倍増さ
せる（大まかに言えば、その値はｌ単位から２単位まで
増加する）と、転送ラインの容量も約１単位だけ増加し
、従って１１単位の値となる。従って比例的に、改善は
１００％を僅かに下廻ることになる。この結果は、ウェ
ル１４の高さレベルｂにおける濃度ピークの高さに密接
に関係している。容量を所望値に調整するには高さレベ
ルｂを増す必要があるだけである。しかし、２つの隣接
するメモリセルの２つのドレイン６を並置すると、共通
ドレインの周縁を２で割る効果を持つことに注目された
い。

第７ａ図乃至第７ｇ図、及び第８図に示す変形実施例に
おいても、一般的な目的は同じである。

ビットライン容量はドレイン６の寸法を減少させること
によって最小になっている。本例ではドレイン領域は導
電チャンネル領域に対して横方向の領域６１．６２に制
限されている。この変形例では、２つの地理的に隣接し
ているメモリセルのドレイン領域は共通ではなく、２つ
の分離した領域に分割されている。以下に説明するよう
に、それでもこれら２つのドレインは、層１１と同時に
沈積させた（シかし場所は異なる）ポリシリコン層４１
によって、電気的に接続されているのである。容易に理
解できるように、この変形実施例、による解決法でもド
レイン領域の輪郭を減少させることができる。これらの
領域は端部分６１及び６２の輪郭によって制限される。

第２及び第３のフォトマスキング操作中に用いられる第
２及び第３のマスクは図示してないが、これらは互いに
相補的である。メモリセルがメモリ面の中心に分布して
おり、且つ監理素子が前記面の周縁に亘って分布してい
るような在来形態では、第２のマ及りはメモリセルに対
応する部分を保護し、第３のマスクは管理回路の周縁部
分を保護している。本変形実施例では、また金属化ゲー
トの形成の後に遂行される第４のフォトマスキング操作
時に、第６ｂ図及び第７ｂ図に示す第４のマスクを用い
てゲート接続を限定し、エツチングする。第４のマスク
を重ねる位置は第６ａ図及び第７ａ図に破線で示しであ
る。メモリセルのソース５及びドレイン６の効果的な注
入を遂行するのは、ワードライン８・９を形成させた後
である。

第５のマスクは図示してない。メモリの周縁領域は別と
しそ、全メモリ面にセルのソース及びドレイン注入が行
われる。これらの周縁領域に含まれるｎチャンネルトラ
ンジスタの注入はありふれたもので、説明は省略する。

第６Ｃ図の第６のマスクはメモリセルの在来型キャパシ
タを接続する開口３１を形成させるためのものである。

この変形実施例第７Ｃ図では他にドレイン端部分６１及
び６２を接続するための開口４７も形成される。これら
の開口４７は互いに接続すべき２つの隣接する端部分に
対して単一の操作で形成させることができる。この場合
、開口４７の中央部が厚い酸化物１９を貫通していない
ことが解る。破線は、これらの開口が第６ａ図では領域
５の上に位置し、また第７ａ図ではドレイン領域にまた
がって位置していることを示している。第６ｄ図の第７
のマスクは在来型メモリセルキャパシタの下側の電極１
１を形成させるためのものである。本発明においては、
在来型キャパシタは臨界的ではなく、従って隣接するメ
モリセル間の間隔３４或は３５を確立し、それによって
短絡回路の危険に対して保護するという予防策を講する
ことが完全に可能である。しかし、層１１が少なくとも
部分的にトランジスタのゲートスペースを覆い、また可
能な限り効果的に表面を占有しているという本発明の特
色に注目されたい。層４１（層１１と同時に形成される
）の輪郭は、第７ｄ図に示すように、その底部分にある
開口４７に重なるようにするためであり、またその上部
の間隔３５の延長線に位置するようになっている。第６
ｅ図及び第７ａ図の第８のマスクは、第３のレベルのポ
リシリコン層１２のデザインを示している。この層は全
メモリ面上と、ドレインコンタクト３７を形成させ得る
ようにした領域３６（第２図、第７ｆ図及び第８図）を
除く全メモリセル上とに亘って広がっている。第６ｆ図
及び第７ｆ図の第９のマスクによってドレインコンタク
トホールを設けることができる。第６ｇ図及び第７ｇ図
の第１０のマスクは転送ラインの接続ＩＪ　−ドを限定
するものである。

第１０のマスクのパターンの幅３８が、第７のマスク（
第６ｄ図及び第７ｄ図）に形成されている間隔３５内に
正確に描かれていることに注目されたい。

このようにすることによって層が過大に積重ねられるの
を制限することができるのである。従って転送ライン７
から開口３７まで下方に伸びるアルミニウムコンタクト
の深さは小さくなる。変形実施例では、このコンタクト
は層４１が相対的に変位しているために階段状でさえあ
る。ワードラインの珪化タングステンによる金属化、共
通ドレインを有するメモリセルの並置、及び少なくとも
部分的な広がりを持ってトランジスタゲートを覆う在来
型の２レベルポリシリコンキヤパシタの形成と組合わせ
たこの特徴的な型の重ね合わせは、単一のウェーハ上へ
の多数のセルの集積が幾分容易になるように成る程度の
緻密性をメモリセルに与える効果を有している。

ビットラインが金属でなければ拡散型のビットラインを
形成させる必要があろう。更に、ワードラインが金属化
されていなければ、メ°モリの頂部に金属のワードライ
ンを重ねて形成させない限りアクセス時間が悪影響を受
けることになろう。これは付加的な層になる。この層を
付加することは危険であり、その場合重ねるラインとシ
リコンゲートとの間の接続を形成させるのに必要なスペ
ースは、大きいサイズのメモリセルを作るためには十分
な最終解析が必要となる。

【図面の簡単な説明】

第１図は、本発明によるダイナミックメモリのセルのア
レーを示すものであり、 第２図は、本発明によるメモリセルの技術的構造を示す
ものであり、 第３図及び第４図は、本発明によるメモリセルの異なる
領域における不純物濃度の図であり、第５図ａ乃至ｉは
、本発明によるメモリセルの製造方法の特徴的な段階を
示すものであり、第６図ａ乃至ｇは、本発明によるメモ
リセルのジオメトリを限定するために用いられる連続マ
スクの完全セットを示すものであり、 第７図ａ乃至ｇは、改善された性能を提供するマスクの
セットの別の実施例を示すものであり、そして 第８図は、上述の別の実施例によって変更されたメモリ
セルの断面図である。 〔主な参照番号〕 １・・メモリセル、　２・・ダイナミックセル、３・・
トランジスタ、　４・・キャパシタ、５・・ソース、　
　６・・ドレイン、 ７・・データ転送リード（ビットライン）、８・・ゲー
ト（ポリシリコン層）、 ９・・リード（ワードライン、金属化物の層）、ＩＯ・
・導電チャンネル、 １１、１２・・導電層（キャパシタの電極）、１３・・
酸化物層、　１４・・ウェル、１５・・半導体サブスト
レート、 １６−ａソース−ウェル接合の底、 １７・・接合の周縁（城郭状輪郭）、 １８・・ゲート酸化物、　１９・・酸化物層、２０・・
ゲート酸化物、 ２１、２２・・ウェルめ底の役付き部分、２３・・シリ
コン酸化物の薄膜層、 ２４・・シリコン窒化物層、 ２５・・分離用酸化物領域、 ２６・　・ｐ型つエノペ ２７、２８．３０・・樹脂層、 ３１・・ソース側開口、 ３２・・シリコン酸化物層、 ３３・・ソースの役付き部分、 ３４、３５・・メモリセル間の間隔、 ３６・・ドレインコンタクト形成用領域、３７・・ドレ
イン側開口、 ３８・・第１０マスクの巾、 ４１・・ポリシリコン層、 ４７・・ドレイン端部接続用開口、 ６１、６２・・ドレイン領域

Claims (10)

【特許請求の範囲】
1. （１）各メモリセルが、所与の第１のチャンネル極性を
   有し、且つ、半導体サブストレート内の第２の逆の極性
   のウェルの中に形成されているＭＯＳトランジスタから
   なるような容量性データストレージ式の集積回路型ダイ
   ナミックメモリであって、トランジスタのソース・ウェ
   ル接合の接合容量を増加させる手段を具備することを特
   徴とするダイナミックメモリ。
2. （２）接合容量を増加させる前記手段が、ドーピングピ
   ークが一方ではトランジスタのドレイン・ソース領域の
   直近に、また他方ではメモリ内の隣接するメモリセルを
   分離している厚い酸化物領域の直下に位置するように、
   不均一にドープされたウェル領域からなっていることを
   特徴とする特許請求の範囲第１項に記載のメモリ。
3. （３）前記ドーピングピークが１０＾１＾７乃至１０＾
   １＾８原子／ｃｍ＾３程度の不純物濃度に一致している
   ことを特徴とする特許請求の範囲第２項に記載のメモリ
   。
4. （４）前記メモリが、接合容量の値を調整する手段を備
   えていることを特徴とする特許請求の範囲第２項に記載
   のメモリ。
5. （５）前記メモリが、ソース・ウェル接合の表面積を増
   加させる手段を備えていることを特徴とする特許請求の
   範囲第１項に記載のメモリ。
6. （６）前記メモリが、メモリセルとメモリへの外部回路
   との間でデータを伝送する転送ラインの容量を減少させ
   る手段を備えていることを特徴とする特許請求の範囲第
   １項に記載のメモリ。
7. （７）メモリセルが、所与の第１のチャンネル極性を有
   し、且つ、半導体サブストレート内の第２の逆の極性の
   ウェルの中に形成されているＭＯＳトランジスタからな
   るような容量性データストレージ式の集積回路型ダイナ
   ミックメモリの製造方法であって、 サブストレート内にメモリセルのアレーを限定し、セル
   間の分離を画定するために厚い酸化層を成長させ、 逆極性に対応する不純物の高エネルギーボンバードメン
   トによってメモリ内にトランジスタウェルを注入・形成
   し、 トランジスタのゲートを形成させ、そして 低エネルギーボンバードメントにより且つゲート及び厚
   い分離酸化物に対するセルフアライメントによりトラン
   ジスタのソース及びドレイン領域を注入・形成する ことを特徴とする製造方法。
8. （８）トランジスタのソース領域内に開口を形成させ、 次の段階において、絶縁層によって互いに分離されてい
   る第１の導電層と第２の導電層とを対面させることによ
   って別に従来型のキャパシタを形成させ、そして 前記開口を通してソースにコンタクトしている第１の導
   電層にドーピングを遂行する ことをも含むことを特徴とする特許請求の範囲第７項に
   記載の製造方法。
9. （９）前記高エネルギー注入は、異なるエネルギーで２
   回、ボンバードメントを行うことを特徴とする特許請求
   の範囲第７項に記載の方法。
10. （１０）セルトランジスタの導通スレッシュホールドを
    改善するために、前記ウェルの高エネルギー注入に次い
    で第１の極性に対応する不純物を低エネルギー注入する
    ことを特徴とする特許請求の範囲第７項に記載の方法。