JPH0640573B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0640573B2 JPH0640573B2 JP58243997A JP24399783A JPH0640573B2 JP H0640573 B2 JPH0640573 B2 JP H0640573B2 JP 58243997 A JP58243997 A JP 58243997A JP 24399783 A JP24399783 A JP 24399783A JP H0640573 B2 JPH0640573 B2 JP H0640573B2
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、ダイナミック型ランダムアクセスメモリ〔以下、Ｄ
ＲＡＭ(Dynamic Random Access Memory）という〕に適
用して有効な技術に関するものである。
に、ダイナミック型ランダムアクセスメモリ〔以下、Ｄ
ＲＡＭ(Dynamic Random Access Memory）という〕に適
用して有効な技術に関するものである。
記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するＤＲＡＭは、その
蓄積できる情報量（ビット数）を増大させるためにおよ
びその動作時間を向上させるために、高集積化の傾向に
ある。高集積化においては、ＤＲＡＭを構成する周辺回
路、例えばアドレス選択回路，読み出し回路，書き込み
回路等の半導体素子を縮小化するとともに、情報を保持
するための記憶用容量素子をも縮小化する必要がある。
この記憶用容量素子は、再書き込み動作頻度を低減して
読み出しおよび書き込み動作時間を向上させるようにあ
る所定の容量値を持つことが要求される。例えばその容
量値が小さい場合、アルファ線（以下、α線という）に
よって生ずる不要な少数キャリアの影響を受けて誤動作
あるいはソフトエラーを生じる。そこで、記憶用容量素
子等を形成する半導体基板の一主面に溝を設け、基板の
主表面部のみでなく、溝の内部をも利用するというＤＲ
ＡＭが提案されている（特願昭５０−53883）。
ジスタとからなるメモリセルを有するＤＲＡＭは、その
蓄積できる情報量（ビット数）を増大させるためにおよ
びその動作時間を向上させるために、高集積化の傾向に
ある。高集積化においては、ＤＲＡＭを構成する周辺回
路、例えばアドレス選択回路，読み出し回路，書き込み
回路等の半導体素子を縮小化するとともに、情報を保持
するための記憶用容量素子をも縮小化する必要がある。
この記憶用容量素子は、再書き込み動作頻度を低減して
読み出しおよび書き込み動作時間を向上させるようにあ
る所定の容量値を持つことが要求される。例えばその容
量値が小さい場合、アルファ線（以下、α線という）に
よって生ずる不要な少数キャリアの影響を受けて誤動作
あるいはソフトエラーを生じる。そこで、記憶用容量素
子等を形成する半導体基板の一主面に溝を設け、基板の
主表面部のみでなく、溝の内部をも利用するというＤＲ
ＡＭが提案されている（特願昭５０−53883）。
この記憶用容量素子は、ＭＩＳ(Metal Insulator Semic
onductor)型の容量素子、具体的には、半導体基板の一
主面からその内部方向に延在して設けられた細孔（Ｕ溝
ともいわれている）と、その細孔にそって設けられた絶
縁膜と、該絶縁膜上部を覆うように設けられた容量電極
とによって構成されている。また、前記スイッチング用
トランジスタは、具体的には、半導体基板に互いに離隔
して設けられたソース領域およびドレイン領域と、該ソ
ース領域およびドレイン領域間の半導体基板上に絶縁膜
を介して設けられたゲート電極とによる絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという）によ
って構成されている。
onductor)型の容量素子、具体的には、半導体基板の一
主面からその内部方向に延在して設けられた細孔（Ｕ溝
ともいわれている）と、その細孔にそって設けられた絶
縁膜と、該絶縁膜上部を覆うように設けられた容量電極
とによって構成されている。また、前記スイッチング用
トランジスタは、具体的には、半導体基板に互いに離隔
して設けられたソース領域およびドレイン領域と、該ソ
ース領域およびドレイン領域間の半導体基板上に絶縁膜
を介して設けられたゲート電極とによる絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという）によ
って構成されている。
しかしながら、本発明者の実験，検討の結果、かかるＤ
ＲＡＭにおいて、さらに、高集積化しようとした場合、
次のような問題点が抽出された。
ＲＡＭにおいて、さらに、高集積化しようとした場合、
次のような問題点が抽出された。
第１の問題点は、前記記憶用容量素子が情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部であっ
て、高集積化のために、隣接する記憶素子間距離をさら
に接近した場合、隣接する記憶用容量素子を形成するそ
れぞれの細孔部において半導体基板内に形成されるそれ
ぞれの空乏領域が互いに結合することになり、この結合
の結果、隣接するそれぞれの容量部に電位差があれば低
電位の容量部から高電位の容量部へ電荷の移動が生じ、
隣接する容量部間でリーク現象を生じることになる。こ
れによって、情報の読み出し動作における誤動作を生じ
やすく、ＤＲＡＭにおける信頼性が低減される。このよ
うな理由から、ＤＲＡＭの高集積化を期待することがで
きない。
を蓄積する部分は細孔近傍部の半導体基板内部であっ
て、高集積化のために、隣接する記憶素子間距離をさら
に接近した場合、隣接する記憶用容量素子を形成するそ
れぞれの細孔部において半導体基板内に形成されるそれ
ぞれの空乏領域が互いに結合することになり、この結合
の結果、隣接するそれぞれの容量部に電位差があれば低
電位の容量部から高電位の容量部へ電荷の移動が生じ、
隣接する容量部間でリーク現象を生じることになる。こ
れによって、情報の読み出し動作における誤動作を生じ
やすく、ＤＲＡＭにおける信頼性が低減される。このよ
うな理由から、ＤＲＡＭの高集積化を期待することがで
きない。
第２の問題点は、細孔技術による立体的な容量部は、他
の従来における平面的な記憶用容量素子の形成法に比べ
て、半導体基板内の広い空乏領域および反転層領域内に
多量の電荷を蓄積できるように大容量値に構成できる
が、同時に、半導体基板内にα線や周辺回路部からのキ
ャリアの注入によって生ずる不要な少数キャリアによる
影響度も大きくなる。これは、半導体基板の一主面から
その内部に延びる細孔深さが深くなるにしたがい、前記
少数キャリアによる影響度が著しく増大するためであ
る。α線や周辺回路部からのキャリアの注入によって生
ずる不要な少数キャリアは記憶用容量の空乏層に保持さ
れている電圧を減少させ“０”情報を“１”情報に反転
させてしまう為、情報の読み出し動作の誤動作（ソフト
エラー）の原因となる。さらに、α線によって生ずる不
要な少数キャリアに対処すべき所定の電荷蓄積量を得る
ために、細孔深さを深くすることには限定があり、ＤＲ
ＡＭの集積度を向上することができなかった。
の従来における平面的な記憶用容量素子の形成法に比べ
て、半導体基板内の広い空乏領域および反転層領域内に
多量の電荷を蓄積できるように大容量値に構成できる
が、同時に、半導体基板内にα線や周辺回路部からのキ
ャリアの注入によって生ずる不要な少数キャリアによる
影響度も大きくなる。これは、半導体基板の一主面から
その内部に延びる細孔深さが深くなるにしたがい、前記
少数キャリアによる影響度が著しく増大するためであ
る。α線や周辺回路部からのキャリアの注入によって生
ずる不要な少数キャリアは記憶用容量の空乏層に保持さ
れている電圧を減少させ“０”情報を“１”情報に反転
させてしまう為、情報の読み出し動作の誤動作（ソフト
エラー）の原因となる。さらに、α線によって生ずる不
要な少数キャリアに対処すべき所定の電荷蓄積量を得る
ために、細孔深さを深くすることには限定があり、ＤＲ
ＡＭの集積度を向上することができなかった。
本発明の目的は、高集積化が可能なＤＲＡＭを提供する
ことにある。
ことにある。
本発明の他の目的は、ＤＲＡＭの隣接するメモリセルの
記憶用容量素子間のリーク現象を防止することにある。
記憶用容量素子間のリーク現象を防止することにある。
また、本発明の他の目的は、ＤＲＡＭのメモリセルの記
憶用容量素子におけるα線や周辺回路部からの注入によ
って生じる不要な少数キャリアの影響度を低減すること
にある。
憶用容量素子におけるα線や周辺回路部からの注入によ
って生じる不要な少数キャリアの影響度を低減すること
にある。
さらに、本発明の他の目的は、ＤＲＡＭの記憶用容量素
子間のリーク電流を低減し、情報保持時間を長くするこ
とによって、ＤＲＡＭの動作時間の高速化を可能にする
ことにある。
子間のリーク電流を低減し、情報保持時間を長くするこ
とによって、ＤＲＡＭの動作時間の高速化を可能にする
ことにある。
なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、記憶用容量素子とスイッチング用トランジス
タのＭＩＳＦＥＴとの直列回路をメモリセルとするＤＲ
ＡＭにおいて、前記記憶用容量素子を構成する第１導電
プレートを前記ＭＩＳＦＥＴの１つの半導体領域と電気
的に接続し、前記記憶用容量素子を構成する第２導電プ
レートを半導体基板を用いて構成し、前記ＭＩＳＦＥＴ
を前記容量素子の上部に絶縁膜を介して設けられた単結
晶シリコンからなる第１導電型の半導体層上に配置する
ことによって、前記記憶用容量素子に情報となる電荷を
蓄積し、広い空乏層または反転層領域を必要としないこ
とにより、記憶用容量素子間のリーク現象を防止し、か
つ、α線や周辺回路部からの注入によって生じる不要な
少数キャリアの影響度を低減し、また、ＭＩＳＦＥＴに
要する面積を縮小することができ、高集積化を達成する
ものである。
タのＭＩＳＦＥＴとの直列回路をメモリセルとするＤＲ
ＡＭにおいて、前記記憶用容量素子を構成する第１導電
プレートを前記ＭＩＳＦＥＴの１つの半導体領域と電気
的に接続し、前記記憶用容量素子を構成する第２導電プ
レートを半導体基板を用いて構成し、前記ＭＩＳＦＥＴ
を前記容量素子の上部に絶縁膜を介して設けられた単結
晶シリコンからなる第１導電型の半導体層上に配置する
ことによって、前記記憶用容量素子に情報となる電荷を
蓄積し、広い空乏層または反転層領域を必要としないこ
とにより、記憶用容量素子間のリーク現象を防止し、か
つ、α線や周辺回路部からの注入によって生じる不要な
少数キャリアの影響度を低減し、また、ＭＩＳＦＥＴに
要する面積を縮小することができ、高集積化を達成する
ものである。
以下、本発明の構成について、実施例とともに詳細に説
明する。
明する。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその製造方法について説明する。
ならびにその製造方法について説明する。
第１図は、本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。な
お、実施例Ｉ乃至実施例Ｖについては、フォールデッド
ビットライン方式を採用したＤＲＡＭについて説明す
る。
のメモリセルアレイ要部を示す等価回路図である。な
お、実施例Ｉ乃至実施例Ｖについては、フォールデッド
ビットライン方式を採用したＤＲＡＭについて説明す
る。
第１図において、ＳＡ１，ＳＡ２……はセンスアンプで
あり、後述する所定のメモリセルと所定のダミーセルと
の間の微小な電位差を増幅するためのものである。ＢＬ
11，ＢＬ12はセンサアンプＳＡ１の一側端から行方向に
延在するビット線である（以下、ビット線の延在する方
向を行方向という）。ＢＬ21，ＢＬ22はセンサアンプＳ
Ａ２の一側端から行方向に延在するビット線である。こ
れらのビット線ＢＬは、情報となる電荷を伝達するため
のものである。ＷＬ１，ＷＬ２は列方向に延在するワー
ド線であり、後述するダミーセルのスイッチング用ＭＩ
ＳＦＥＴを構成する所定のゲート電極に接続し、当該Ｍ
ＩＳＦＥＴのＯＮ，ＯＦＦ動作をさせるためのものであ
る（以下、ワード線の延在する方向を列方向という）。
ＷＬ３，ＷＬ４は列方向に延在するワード線であり、後
述するメモリセルのスイッチング用ＭＩＳＦＥＴを構成
する所定のゲート電極に接続し、当該ＭＩＳＦＥＴのＯ
Ｎ，ＯＦＦ動作をさせるためのものである。Ｍ11，
Ｍ12，Ｍ21，Ｍ22，……はメモリセルであり、情報とな
る電荷を保持するようになっている。メモリセルＭ11，
Ｍ12，Ｍ21，Ｍ22は、その一端が所定のビット線ＢＬに
接続されゲート電極が所定のワード線ＷＬに接続された
ＭＩＳＦＥＴＱ11，Ｑ12，Ｑ21，Ｑ22……と、該ＭＩＳ
ＦＥＴＱ11，Ｑ12，Ｑ21，Ｑ22……の他端にその一端が
接続され、かつ、他端が接地電位（０〔Ｖ〕）又は基板
バイアス電位（−２．５〜−３．０〔Ｖ〕）等の固定電
位ＶSS端子に接続された容量部Ｃ11，Ｃ12，Ｃ21，Ｃ22
……とによって構成されている。
あり、後述する所定のメモリセルと所定のダミーセルと
の間の微小な電位差を増幅するためのものである。ＢＬ
11，ＢＬ12はセンサアンプＳＡ１の一側端から行方向に
延在するビット線である（以下、ビット線の延在する方
向を行方向という）。ＢＬ21，ＢＬ22はセンサアンプＳ
Ａ２の一側端から行方向に延在するビット線である。こ
れらのビット線ＢＬは、情報となる電荷を伝達するため
のものである。ＷＬ１，ＷＬ２は列方向に延在するワー
ド線であり、後述するダミーセルのスイッチング用ＭＩ
ＳＦＥＴを構成する所定のゲート電極に接続し、当該Ｍ
ＩＳＦＥＴのＯＮ，ＯＦＦ動作をさせるためのものであ
る（以下、ワード線の延在する方向を列方向という）。
ＷＬ３，ＷＬ４は列方向に延在するワード線であり、後
述するメモリセルのスイッチング用ＭＩＳＦＥＴを構成
する所定のゲート電極に接続し、当該ＭＩＳＦＥＴのＯ
Ｎ，ＯＦＦ動作をさせるためのものである。Ｍ11，
Ｍ12，Ｍ21，Ｍ22，……はメモリセルであり、情報とな
る電荷を保持するようになっている。メモリセルＭ11，
Ｍ12，Ｍ21，Ｍ22は、その一端が所定のビット線ＢＬに
接続されゲート電極が所定のワード線ＷＬに接続された
ＭＩＳＦＥＴＱ11，Ｑ12，Ｑ21，Ｑ22……と、該ＭＩＳ
ＦＥＴＱ11，Ｑ12，Ｑ21，Ｑ22……の他端にその一端が
接続され、かつ、他端が接地電位（０〔Ｖ〕）又は基板
バイアス電位（−２．５〜−３．０〔Ｖ〕）等の固定電
位ＶSS端子に接続された容量部Ｃ11，Ｃ12，Ｃ21，Ｃ22
……とによって構成されている。
Ｄ11，Ｄ12，Ｄ21，Ｄ22，……はダミーセルであり、メ
モリセルＭの情報である“１”，“０”を判断し得るよ
うな電荷を保持すようになっている。ダミーセルＤ11，
Ｄ12，Ｄ21，Ｄ22は、その一端が所定のビット線ＢＬに
接続されゲート電極が所定のワード線ＷＬに接続された
ＭＩＳＦＥＴＱD11，ＱD12，ＱD21，ＱD22……と、該Ｍ
ＩＳＦＥＴＱD11，ＱD12，ＱD21，ＱD22の他端にその一
端が接続され、かつ、他端が固定電位ＶSS端子に接続さ
れた容量部ＣD11，ＣD12，ＣD21，ＣD22と、該容量部Ｃ
D11，ＣD12，ＣD21，ＣD22に蓄積された電荷をクリアす
るためのクリア用ＭＩＳＦＥＴＣＱとによって構成され
ている。φＤはクリア用ＭＩＳＦＥＴＣＱのゲート電極
と接続するようになっている端子である。
モリセルＭの情報である“１”，“０”を判断し得るよ
うな電荷を保持すようになっている。ダミーセルＤ11，
Ｄ12，Ｄ21，Ｄ22は、その一端が所定のビット線ＢＬに
接続されゲート電極が所定のワード線ＷＬに接続された
ＭＩＳＦＥＴＱD11，ＱD12，ＱD21，ＱD22……と、該Ｍ
ＩＳＦＥＴＱD11，ＱD12，ＱD21，ＱD22の他端にその一
端が接続され、かつ、他端が固定電位ＶSS端子に接続さ
れた容量部ＣD11，ＣD12，ＣD21，ＣD22と、該容量部Ｃ
D11，ＣD12，ＣD21，ＣD22に蓄積された電荷をクリアす
るためのクリア用ＭＩＳＦＥＴＣＱとによって構成され
ている。φＤはクリア用ＭＩＳＦＥＴＣＱのゲート電極
と接続するようになっている端子である。
次に、本発明の実施例Ｉの具体的な構造について説明す
る。
る。
第２図(A)、本実施例の構造を説明するためのＤＲＡＭ
メモリセルの要部平面図であり、第２図(B)は、第２図
(A)のII−II切断線における断面図である。なお、本実
施例の全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
メモリセルの要部平面図であり、第２図(B)は、第２図
(A)のII−II切断線における断面図である。なお、本実
施例の全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
第２図(A)，(B)において、１はｐ−型の半導体基板であ
り、ＤＲＡＭを構成するためのものである。２はメモリ
セル間および周辺回路（図示していない）、例えばアド
レス選択回路，読み出し回路，書き込み回路等を構成す
る半導体素子の間に位置するよう半導体基板１主面部に
設けられたフィールド絶縁膜であり、それらを電気的に
分離するためのものである。メモリセルは、一対のパタ
ーンでフィールド絶縁膜２によってその周囲を囲まれ、
規定されている。４は記憶用容量素子形成部の半導体基
板１表面近傍部に設けられた細孔（溝）であり、記憶用
容量素子を構成するためのものである。この細孔４は、
記憶用容量素子における単位面積あたりの情報となる電
荷量を向上するようになっている。６は少なくとも記憶
用容量素子形成部の半導体基板１主面部および細孔４内
における半導体基板１表面部に設けられた絶縁膜であ
り、記憶用容量素子Ｃを構成するためのものである。こ
の絶縁膜６は、後述する容量素子の第１の電極（以下第
１導電プレートという）と容量素子の第２の電極（以下
第２導電プレートという）とによって、情報となる例え
ば正孔の電荷を蓄積するようになっている。５は記憶用
容量素子形成部の半導体基板１表面近傍部および細孔４
内における半導体基板１表面近傍部に設けられた第２導
電プレートとなるｐ＋型半導体領域であり、記憶用容量
素子を構成するためのものである。ｐ＋型半導体領域５
は、絶縁膜６を挾んで容量素子に蓄積される情報となる
正孔の電荷または空乏層電荷をできるだけ多く得るため
に、または後述する第１導電プレートに印加される動作
電圧よりも高いしきい値電圧を半導体基板１表面近傍部
に設けるために設けられる。なお、本実施例において
は、積極的に半導体領域５を設けてあるが、半導体基板
１を第２導電プレートとし、絶縁膜６の膜厚，材質や半
導体基板１表面近傍部のしきい値電圧または第１導電プ
レートに印加される動作電圧等を制御し、半導体領域５
を設けないで情報となる電荷を蓄積してもよい。半導体
領域５は基板１と同電位つまり基板バイアス電圧Ｖ
BB〔−Ｖ〕とされる。７は接続孔であり、後述する第１
導電プレートとＭＩＳＦＥＴＱの一方の半導体領域とを
電気的に接続するためのものである。８は接続孔７部の
半導体基板１表面近傍に設けられたｎ＋型の半導体領域
であり、後述する第１導電プレートとＭＩＳＦＥＴＱの
一方の半導体領域とを電気的に接続するためのものであ
る。９はメモリセルごとに独立して記憶用容量素子形成
部の絶縁膜６上部に設けられ、かつ、一端部が接続孔７
および半導体領域８を介して後述するＭＩＳＦＥＴの一
方の半導体領域と電気的に接続して設けられた第１導電
プレートであり、記憶用容量素子Ｃを構成するためのも
のである。メモリセルの記憶用容量素子Ｃは、主に、第
１導電プレート９、第２導電プレートである半導体領域
５および絶縁膜６とによって、構成されている。１０は
第１導電プレート９を覆うように設けられた絶縁膜であ
り、第１導電プレート９と後述するワード線とを、ま
た、近接する第１導電プレート９間を電気的に分離する
ためのものである。１１はＭＩＳＦＥＴ形成部の半導体
基板１主面部に設けられた絶縁膜であり、主としてゲー
ト絶縁膜を構成するためのものである。１２は所定の絶
縁膜１１上部に設けられたゲート電極であり、ＭＩＳＦ
ＥＴＱを構成するためのものである。１３は列方向に隣
接するメモリセルのゲート電極１２と電気的に接続し、
かつ、ゲート電極１２と一体化して列方向に延在するよ
うに設けられたワード線（ＷＬ）であり、後述するＭＩ
ＳＦＥＴをＯＮ，ＯＦＦ（スイッチング）させるための
ものである。１４はゲート電極１２両側部の半導体基板
１表面近傍部に設けられたｎ＋型の半導体領域であり、
ソース領域およびドレイン領域となってＭＩＳＦＥＴを
構成するためのものである。スイッチング用トランジス
タ、すなわち、ＭＩＳＦＥＴＱは、ゲート電極１２，半
導体領域１４および絶縁膜１１とによって構成されてい
る。一方の半導体領域１４は、半導体領域８と電気的に
接続されており、前述したように、第１導電プレート９
と電気的に接続されている。１５は全面に覆うように設
けられた絶縁膜であり、ゲート電極１２およびワード線
（ＷＬ）１３と後述するビット線とを電気的に分離する
ためのものである。１６は他方の半導体領域１４上部の
絶縁膜１５，１１を選択的に除去して設けられた接続孔
であり、当該半導体領域１４と後述するビット線とを電
気的に接続するためのものである。１７は接続孔１６を
介して半導体領域１４と電気的に接続され、行方向に延
在して設けられたビット線（ＢＬ）であり、情報となる
電圧を伝達するためのものである。
り、ＤＲＡＭを構成するためのものである。２はメモリ
セル間および周辺回路（図示していない）、例えばアド
レス選択回路，読み出し回路，書き込み回路等を構成す
る半導体素子の間に位置するよう半導体基板１主面部に
設けられたフィールド絶縁膜であり、それらを電気的に
分離するためのものである。メモリセルは、一対のパタ
ーンでフィールド絶縁膜２によってその周囲を囲まれ、
規定されている。４は記憶用容量素子形成部の半導体基
板１表面近傍部に設けられた細孔（溝）であり、記憶用
容量素子を構成するためのものである。この細孔４は、
記憶用容量素子における単位面積あたりの情報となる電
荷量を向上するようになっている。６は少なくとも記憶
用容量素子形成部の半導体基板１主面部および細孔４内
における半導体基板１表面部に設けられた絶縁膜であ
り、記憶用容量素子Ｃを構成するためのものである。こ
の絶縁膜６は、後述する容量素子の第１の電極（以下第
１導電プレートという）と容量素子の第２の電極（以下
第２導電プレートという）とによって、情報となる例え
ば正孔の電荷を蓄積するようになっている。５は記憶用
容量素子形成部の半導体基板１表面近傍部および細孔４
内における半導体基板１表面近傍部に設けられた第２導
電プレートとなるｐ＋型半導体領域であり、記憶用容量
素子を構成するためのものである。ｐ＋型半導体領域５
は、絶縁膜６を挾んで容量素子に蓄積される情報となる
正孔の電荷または空乏層電荷をできるだけ多く得るため
に、または後述する第１導電プレートに印加される動作
電圧よりも高いしきい値電圧を半導体基板１表面近傍部
に設けるために設けられる。なお、本実施例において
は、積極的に半導体領域５を設けてあるが、半導体基板
１を第２導電プレートとし、絶縁膜６の膜厚，材質や半
導体基板１表面近傍部のしきい値電圧または第１導電プ
レートに印加される動作電圧等を制御し、半導体領域５
を設けないで情報となる電荷を蓄積してもよい。半導体
領域５は基板１と同電位つまり基板バイアス電圧Ｖ
BB〔−Ｖ〕とされる。７は接続孔であり、後述する第１
導電プレートとＭＩＳＦＥＴＱの一方の半導体領域とを
電気的に接続するためのものである。８は接続孔７部の
半導体基板１表面近傍に設けられたｎ＋型の半導体領域
であり、後述する第１導電プレートとＭＩＳＦＥＴＱの
一方の半導体領域とを電気的に接続するためのものであ
る。９はメモリセルごとに独立して記憶用容量素子形成
部の絶縁膜６上部に設けられ、かつ、一端部が接続孔７
および半導体領域８を介して後述するＭＩＳＦＥＴの一
方の半導体領域と電気的に接続して設けられた第１導電
プレートであり、記憶用容量素子Ｃを構成するためのも
のである。メモリセルの記憶用容量素子Ｃは、主に、第
１導電プレート９、第２導電プレートである半導体領域
５および絶縁膜６とによって、構成されている。１０は
第１導電プレート９を覆うように設けられた絶縁膜であ
り、第１導電プレート９と後述するワード線とを、ま
た、近接する第１導電プレート９間を電気的に分離する
ためのものである。１１はＭＩＳＦＥＴ形成部の半導体
基板１主面部に設けられた絶縁膜であり、主としてゲー
ト絶縁膜を構成するためのものである。１２は所定の絶
縁膜１１上部に設けられたゲート電極であり、ＭＩＳＦ
ＥＴＱを構成するためのものである。１３は列方向に隣
接するメモリセルのゲート電極１２と電気的に接続し、
かつ、ゲート電極１２と一体化して列方向に延在するよ
うに設けられたワード線（ＷＬ）であり、後述するＭＩ
ＳＦＥＴをＯＮ，ＯＦＦ（スイッチング）させるための
ものである。１４はゲート電極１２両側部の半導体基板
１表面近傍部に設けられたｎ＋型の半導体領域であり、
ソース領域およびドレイン領域となってＭＩＳＦＥＴを
構成するためのものである。スイッチング用トランジス
タ、すなわち、ＭＩＳＦＥＴＱは、ゲート電極１２，半
導体領域１４および絶縁膜１１とによって構成されてい
る。一方の半導体領域１４は、半導体領域８と電気的に
接続されており、前述したように、第１導電プレート９
と電気的に接続されている。１５は全面に覆うように設
けられた絶縁膜であり、ゲート電極１２およびワード線
（ＷＬ）１３と後述するビット線とを電気的に分離する
ためのものである。１６は他方の半導体領域１４上部の
絶縁膜１５，１１を選択的に除去して設けられた接続孔
であり、当該半導体領域１４と後述するビット線とを電
気的に接続するためのものである。１７は接続孔１６を
介して半導体領域１４と電気的に接続され、行方向に延
在して設けられたビット線（ＢＬ）であり、情報となる
電圧を伝達するためのものである。
次に、上述の情報を有する本発明によるＤＲＡＭの原理
について、説明する。
について、説明する。
第３図(A)および(B)は本発明の原理を説明するためのグ
ラフである。第３図(A)および(B)において横軸は、ＭＩ
Ｓ型の記憶用容量素子の２つの容量電極間に印加される
電圧値ＶP〔Ｖ〕を示してある。縦軸は、容量電極に印
加された電圧によって、その下部のｐ型半導体領域表面
近傍に保持される単位面積あたりの電荷濃度ＱSC〔個／
cm2〕を示したものである。縦軸は対数目盛である。図
ではｐ型シリコン半導体基板の例を示しているので、前
記表面近傍に誘起される電荷は容量電極間電圧ＶＰ＞Ｖ
FEでは負電荷、ＶP＜ＶFBでは正電荷である。ここで、
ＶFBはフラットバンド電圧である。負電荷は電子又はア
クセプタ不純物、正電荷は正孔よりなる。
ラフである。第３図(A)および(B)において横軸は、ＭＩ
Ｓ型の記憶用容量素子の２つの容量電極間に印加される
電圧値ＶP〔Ｖ〕を示してある。縦軸は、容量電極に印
加された電圧によって、その下部のｐ型半導体領域表面
近傍に保持される単位面積あたりの電荷濃度ＱSC〔個／
cm2〕を示したものである。縦軸は対数目盛である。図
ではｐ型シリコン半導体基板の例を示しているので、前
記表面近傍に誘起される電荷は容量電極間電圧ＶＰ＞Ｖ
FEでは負電荷、ＶP＜ＶFBでは正電荷である。ここで、
ＶFBはフラットバンド電圧である。負電荷は電子又はア
クセプタ不純物、正電荷は正孔よりなる。
第３図(A)は、情報として蓄積される電荷として主に空
乏領域中の空間電荷の正孔を利用する場合について示し
ている。これは第２図(A)，(B)に示した半導体領域５が
ある場合に対応する。
乏領域中の空間電荷の正孔を利用する場合について示し
ている。これは第２図(A)，(B)に示した半導体領域５が
ある場合に対応する。
本発明の理解を容易にするために、第３図(A)におい
て、まず従来のＤＲＡＭの原理について述べる。
て、まず従来のＤＲＡＭの原理について述べる。
カーブ(a)，(b)および(c)は従来のＤＲＡＭにおける電
圧ＶＰと表面近傍の電荷濃度ＱSCの関係を示す。図にお
いて、ｈは蓄積層が形成される蓄積領域であり、ｋは空
乏領域であり、ｍは反転層が形成される反転領域であ
る。図ではカーブ(a)，(b)および(c)は記憶容量素子に
おける半導体基板表面近傍部のしきい値電圧（Ｖth）を
−０．２Ｖ程度にしたときの電子およびアクセプタ不純
物の数（負電荷数）ｎあるいは正孔の数ｐを示すもので
ある。カーブ(a)は蓄積領域ｈにおける正孔数ｐを示し ｐ≒｜ＣOX／ｑ（ＶP−ＶFB）｜……(1) で示される。カーブ(c)は反転領域ｍにおける電子とア
クセプタ不純物数ｎを示し ｎ≒ＣOX／ｑ（ＶP−Ｖth）……(2) で示される。ここでＣOXは容量素子の誘電体としての絶
縁膜の厚さである。カーブ(b)は、反転領域にありなが
ら、反転層ができない状態（深い空乏状態）において現
われるアクセプタ不純物数を示し で近似的に示される。以上により、カーブ(a)，(b)およ
び(c)の要部における表面電荷濃度ＱSCを求めると、電
圧ＶP＝Ｖthのとき表面負電荷濃度ＱIF＝１×１０
11〔個／cm2〕、電圧ＶP＝０のときの表面負荷濃度ＱIO
＝２．２×１０11〔個／cm2〕となる。
圧ＶＰと表面近傍の電荷濃度ＱSCの関係を示す。図にお
いて、ｈは蓄積層が形成される蓄積領域であり、ｋは空
乏領域であり、ｍは反転層が形成される反転領域であ
る。図ではカーブ(a)，(b)および(c)は記憶容量素子に
おける半導体基板表面近傍部のしきい値電圧（Ｖth）を
−０．２Ｖ程度にしたときの電子およびアクセプタ不純
物の数（負電荷数）ｎあるいは正孔の数ｐを示すもので
ある。カーブ(a)は蓄積領域ｈにおける正孔数ｐを示し ｐ≒｜ＣOX／ｑ（ＶP−ＶFB）｜……(1) で示される。カーブ(c)は反転領域ｍにおける電子とア
クセプタ不純物数ｎを示し ｎ≒ＣOX／ｑ（ＶP−Ｖth）……(2) で示される。ここでＣOXは容量素子の誘電体としての絶
縁膜の厚さである。カーブ(b)は、反転領域にありなが
ら、反転層ができない状態（深い空乏状態）において現
われるアクセプタ不純物数を示し で近似的に示される。以上により、カーブ(a)，(b)およ
び(c)の要部における表面電荷濃度ＱSCを求めると、電
圧ＶP＝Ｖthのとき表面負電荷濃度ＱIF＝１×１０
11〔個／cm2〕、電圧ＶP＝０のときの表面負荷濃度ＱIO
＝２．２×１０11〔個／cm2〕となる。
従来のＤＲＡＭメモリセルの記憶用容量素子は、その情
報となる電荷を、反転領域ｍにおける電子としていた。
すなわち、一定の電圧、例えば５〔Ｖ〕程度の電圧を容
量電極に印加し、動作域を反転領域ｍとする。その上
で、外部から電荷を供給して反転層を形成したとき（カ
ーブ(c)の状態）の電荷量ＱILと、外部から電荷を供給
せずに深い空乏状態（カーブ(b)の状態）の電荷量ＱIH
とを情報に応じて形成する。電荷量ＱILは例えば信号
“０”（すなわち“Ｌ”）に、電荷量ＱIHは信号“１”
（すなわち“Ｈ”）に対応させ、２つの状態の電荷量の
差△ＱI＝ＱIL−ＱIH＝５．３×１０12〔個／cm2〕を利
用して信号を読出していた。
報となる電荷を、反転領域ｍにおける電子としていた。
すなわち、一定の電圧、例えば５〔Ｖ〕程度の電圧を容
量電極に印加し、動作域を反転領域ｍとする。その上
で、外部から電荷を供給して反転層を形成したとき（カ
ーブ(c)の状態）の電荷量ＱILと、外部から電荷を供給
せずに深い空乏状態（カーブ(b)の状態）の電荷量ＱIH
とを情報に応じて形成する。電荷量ＱILは例えば信号
“０”（すなわち“Ｌ”）に、電荷量ＱIHは信号“１”
（すなわち“Ｈ”）に対応させ、２つの状態の電荷量の
差△ＱI＝ＱIL−ＱIH＝５．３×１０12〔個／cm2〕を利
用して信号を読出していた。
これに対して、本発明のＤＲＡＭメモリセルの記憶容量
素子は、その情報となる電荷を少なくとも空乏領域にお
ける空間電荷とすることである。すなわち、本発明のＤ
ＲＡＭは、反転層を利用しないところに特徴がある。
素子は、その情報となる電荷を少なくとも空乏領域にお
ける空間電荷とすることである。すなわち、本発明のＤ
ＲＡＭは、反転層を利用しないところに特徴がある。
カーブ(d)および(e)は本発明のＤＲＡＭにおける容量電
極の電圧（第１導電プレートの電圧）ＶＰと半導体領域
４の表面近傍の電荷濃度ＱSCの関係を示す。カーブ(d)
カーブ(a)を電圧ＶＰの負の方向（図中左方向）へ移動
したものに近似である。カーブ(e)は、反転状態ではな
く、空乏層中に現われる空間電荷の量を示す。フラット
バンド電圧は従来のＶFBI＝−０．９〔Ｖ〕からＶFBD＝
−１．２〔Ｖ〕にしている。フラットバンド電圧を殆ん
ど変化させずに、空乏状態での空間電荷を増やすため
に、ｐ＋型半導体領域５を形成している。具体的にはｐ
−型基板１の不純物濃度１．５×１０15〔個／cm2〕か
ら１．５×１０19〔個／cm3〕にまで不純物濃度を高め
ている。これによって、読出し電荷を大きくしている。
蓄積領域ｈ，空乏領域ｋおよび反転領域ｍをつくる電圧
の範囲も同様に変化する。
極の電圧（第１導電プレートの電圧）ＶＰと半導体領域
４の表面近傍の電荷濃度ＱSCの関係を示す。カーブ(d)
カーブ(a)を電圧ＶＰの負の方向（図中左方向）へ移動
したものに近似である。カーブ(e)は、反転状態ではな
く、空乏層中に現われる空間電荷の量を示す。フラット
バンド電圧は従来のＶFBI＝−０．９〔Ｖ〕からＶFBD＝
−１．２〔Ｖ〕にしている。フラットバンド電圧を殆ん
ど変化させずに、空乏状態での空間電荷を増やすため
に、ｐ＋型半導体領域５を形成している。具体的にはｐ
−型基板１の不純物濃度１．５×１０15〔個／cm2〕か
ら１．５×１０19〔個／cm3〕にまで不純物濃度を高め
ている。これによって、読出し電荷を大きくしている。
蓄積領域ｈ，空乏領域ｋおよび反転領域ｍをつくる電圧
の範囲も同様に変化する。
以上のように、ＶＰとＱSCの関係を変化させることによ
って、空乏領域の空間電荷を有効に利用できるようにし
ている。すなわち、容量電極である第１導電プレート７
に、情報に応じてＶP＝０〔Ｖ〕又は５〔Ｖ〕を印加す
ると、蓄積される情報としての電荷量はカーブ(e)に従
って変化する。つまり、反転層は形成されず、深い空乏
状態となる。これにより、ＶP＝０〔Ｖ〕のときの電荷
量ＱDL又はＶP＝５〔Ｖ〕のときの電荷量ＱDHが蓄積さ
れる。電荷量ＱDLは例えば信号“０”に、電荷量ＱDHは
信号“１”に対応する。２つの電荷量の差△ＱD＝ＱDH
−ＱDL＝５．６×１０12〔個／cm2〕を利用すればメモ
リセルに１ビットの情報を蓄えられる。この電荷量は前
述の従来のＤＲＡＭのメモリセルと同等又はそれ以上の
電荷量となっている。このように反転層を利用せずに十
分な電荷量が得られる。
って、空乏領域の空間電荷を有効に利用できるようにし
ている。すなわち、容量電極である第１導電プレート７
に、情報に応じてＶP＝０〔Ｖ〕又は５〔Ｖ〕を印加す
ると、蓄積される情報としての電荷量はカーブ(e)に従
って変化する。つまり、反転層は形成されず、深い空乏
状態となる。これにより、ＶP＝０〔Ｖ〕のときの電荷
量ＱDL又はＶP＝５〔Ｖ〕のときの電荷量ＱDHが蓄積さ
れる。電荷量ＱDLは例えば信号“０”に、電荷量ＱDHは
信号“１”に対応する。２つの電荷量の差△ＱD＝ＱDH
−ＱDL＝５．６×１０12〔個／cm2〕を利用すればメモ
リセルに１ビットの情報を蓄えられる。この電荷量は前
述の従来のＤＲＡＭのメモリセルと同等又はそれ以上の
電荷量となっている。このように反転層を利用せずに十
分な電荷量が得られる。
第３図(B)は、情報として蓄積される電荷として、主に
蓄積領域中の蓄積状態の正孔を利用する場合について示
している。これは、第２図(A)，(B)程に深いｐ＋型半導
体領域を形成する場合ではなく、極めて浅いｐ＋型イオ
ン打込み領域を形成した場合に対応する。すなわち、イ
オン打込みされたボロンイオンが、見かけ上界面電荷と
して働くように浅く打込んだ場合の例である。なお、第
３図(A)と同一部分は同一符号で示し、その説明を省略
する。
蓄積領域中の蓄積状態の正孔を利用する場合について示
している。これは、第２図(A)，(B)程に深いｐ＋型半導
体領域を形成する場合ではなく、極めて浅いｐ＋型イオ
ン打込み領域を形成した場合に対応する。すなわち、イ
オン打込みされたボロンイオンが、見かけ上界面電荷と
して働くように浅く打込んだ場合の例である。なお、第
３図(A)と同一部分は同一符号で示し、その説明を省略
する。
カーブ(f)および(g)は、夫々、カーブ(a)および(b)を電
圧ＶＰの正の方向（図中右方向）へ一定値だけ移動させ
たものに近似のカーブである。具体的には、フラットバ
ンド電圧を従来のＶFBI＝−０．９〔Ｖ〕からＶFBA＝＋
５．２〔Ｖ〕にまで高めている。このために、ボロンイ
オンを極く浅く打込んで界面電荷を増やしている。蓄積
領域ｈ，空乏領域ｋおよび反転領域ｍをつくる電圧ＶＰ
の範囲は、フラットバンド電圧の変化分だけ同様に変化
する。
圧ＶＰの正の方向（図中右方向）へ一定値だけ移動させ
たものに近似のカーブである。具体的には、フラットバ
ンド電圧を従来のＶFBI＝−０．９〔Ｖ〕からＶFBA＝＋
５．２〔Ｖ〕にまで高めている。このために、ボロンイ
オンを極く浅く打込んで界面電荷を増やしている。蓄積
領域ｈ，空乏領域ｋおよび反転領域ｍをつくる電圧ＶＰ
の範囲は、フラットバンド電圧の変化分だけ同様に変化
する。
以上のように、ＶＰとＱSCとの関係を変化させることに
よって、蓄積状態の正孔を有効に利用できるようにして
いる。すなわち、容量電極である第１導電プレート９
に、情報に応じてＶP＝０〔Ｖ〕又は５．２〔Ｖ〕を印
加すると、蓄積される情報としての電荷量はカーブ(f)
および(g)に従って変化する。つまり、反転領域は利用
されない。ＶP＝０〔Ｖ〕のときは電荷量ＱALが、ＶP＝
５〔Ｖ〕のときは電荷量ＱAHが蓄積される。電荷量ＱAL
は例えば信号“０”に、電荷量ＱAHは信号“１”に対応
する。２つの電荷量の差△ＱA＝△ＱAL−△ＱAHは従来
の電荷量△ＱＩ以上である。このように、反転層を利用
せずに十分な電荷量が得られる。電荷量ＱALは蓄積状態
の正孔によって、電荷量ＱAHは空乏領域中の空間電荷に
よって保持される。なお、ＱALに対しＱAHの電荷の符号
を正負が逆であるが何らさしつかえなく、電荷量の差は
△ＱＡで示される。またＶP＝５〔Ｖ〕であるとき、Ｑ
AHは図中ＶFBAの左側の蓄積状態の正孔によって保持さ
れることになる。カーブ(f)および(g)は不純物イオンの
ドーズ量によって制御しうる。この例では、第３図(A)
の場合と同一のドーズ量である。
よって、蓄積状態の正孔を有効に利用できるようにして
いる。すなわち、容量電極である第１導電プレート９
に、情報に応じてＶP＝０〔Ｖ〕又は５．２〔Ｖ〕を印
加すると、蓄積される情報としての電荷量はカーブ(f)
および(g)に従って変化する。つまり、反転領域は利用
されない。ＶP＝０〔Ｖ〕のときは電荷量ＱALが、ＶP＝
５〔Ｖ〕のときは電荷量ＱAHが蓄積される。電荷量ＱAL
は例えば信号“０”に、電荷量ＱAHは信号“１”に対応
する。２つの電荷量の差△ＱA＝△ＱAL−△ＱAHは従来
の電荷量△ＱＩ以上である。このように、反転層を利用
せずに十分な電荷量が得られる。電荷量ＱALは蓄積状態
の正孔によって、電荷量ＱAHは空乏領域中の空間電荷に
よって保持される。なお、ＱALに対しＱAHの電荷の符号
を正負が逆であるが何らさしつかえなく、電荷量の差は
△ＱＡで示される。またＶP＝５〔Ｖ〕であるとき、Ｑ
AHは図中ＶFBAの左側の蓄積状態の正孔によって保持さ
れることになる。カーブ(f)および(g)は不純物イオンの
ドーズ量によって制御しうる。この例では、第３図(A)
の場合と同一のドーズ量である。
第３図(A)，(B)に示した原理の他に、これら２つを合わ
せた使い方のＤＲＡＭも可能である。界面電荷量を何ら
かの方法で増加してやると同時に、空乏領域の空間電荷
量をも増やしてやることもできる。また、ｎ型半導体基
板を用いた場合も同様である。この場合、情報となる電
荷は蓄積状態の電子又は空乏状態のドナーからなる空間
電荷である。
せた使い方のＤＲＡＭも可能である。界面電荷量を何ら
かの方法で増加してやると同時に、空乏領域の空間電荷
量をも増やしてやることもできる。また、ｎ型半導体基
板を用いた場合も同様である。この場合、情報となる電
荷は蓄積状態の電子又は空乏状態のドナーからなる空間
電荷である。
次に本発明の実施例Ｉの具体的な製造方法について説明
する。
する。
第４図〜第１１図の各図において(A)は、本実施例の製
造方法を説明するための各製造工程におけるＤＲＡＭメ
モリセルの要部平面図であり、第４図〜第１１図の各図
の(B)は、それぞれの図番に対応する(A)の切断線におけ
る断面図である。
造方法を説明するための各製造工程におけるＤＲＡＭメ
モリセルの要部平面図であり、第４図〜第１１図の各図
の(B)は、それぞれの図番に対応する(A)の切断線におけ
る断面図である。
まず、ＤＲＡＭを構成するために、単結晶シリコン（Ｓ
ｉ）からなるｐ−型半導体基板１を用意する。この半導
体基板１に、第４図(A)，(B)に示すように、隣接するメ
モリセル間および周辺回路、例えばアドレス選択回路，
読み出し回路，書き込み回路等を構成する半導体素子間
（図示していない）を電気的に分離するための厚いフィ
ールド絶縁膜（SiO2膜）２を形成する。このフィールド
絶縁膜２は、周知のシリコン基板をシリコン窒化膜（シ
リコンナイトライド膜）をマスクとして用いて選択的に
熱酸化する技術によって形成すればよい。
ｉ）からなるｐ−型半導体基板１を用意する。この半導
体基板１に、第４図(A)，(B)に示すように、隣接するメ
モリセル間および周辺回路、例えばアドレス選択回路，
読み出し回路，書き込み回路等を構成する半導体素子間
（図示していない）を電気的に分離するための厚いフィ
ールド絶縁膜（SiO2膜）２を形成する。このフィールド
絶縁膜２は、周知のシリコン基板をシリコン窒化膜（シ
リコンナイトライド膜）をマスクとして用いて選択的に
熱酸化する技術によって形成すればよい。
第４図(A)，(B)に示す工程の後に、細孔ならびに第２導
電プレートを形成するために、絶縁膜３Ａ，絶縁膜３
Ｂ，絶縁膜３Ｃを半導体基板１全面に形成する。前記絶
縁膜３Ｃは、細孔を形成するための耐エッチングマスク
であり、例えば二酸化ケイ素（SiO2）膜を用いればよ
い。前記絶縁膜３Ｂは、第２導電プレートを形成するた
めの耐不純物導入マスクであり、例えばシリコンナイト
ライド（Si3N4）膜を用いればよい。前記絶縁膜３Ａ
は、半導体基板１とシリコンナイトライド膜３Ｂとの応
力を緩和するためのものであり、例えば二酸化ケイ素膜
を用いればよい。絶縁膜３Ａは半導体基板１の表面の熱
酸化によって形成すればよい。絶縁膜３Ｂ，３Ｃは、熱
酸化技術，化学的気相析出〔以下、ＣＶＤ(Chemical Va
por Deposition)という〕法によって形成すればよい。
そして、記憶用容量素子形成部の絶縁膜３Ｃを選択的に
パターニングし、細孔を形成するための第１マスクを形
成する。この第１マスクを用いて異方性のドライエッチ
ングを施し、選択的に絶縁膜３Ｂ，３Ｃを除去して絶縁
膜３Ｂによる第２マスクを形成し、さらに、選択的に所
定部分の半導体基板１を除去して、第５図(A)，(B)に示
すように、細孔４を形成する。この細孔４の幅寸法Ｗは
１〜１．５〔μｍ〕程度でよく、その半導体基板１表面
からの深さは２〜４〔μｍ〕程度あればよい。
電プレートを形成するために、絶縁膜３Ａ，絶縁膜３
Ｂ，絶縁膜３Ｃを半導体基板１全面に形成する。前記絶
縁膜３Ｃは、細孔を形成するための耐エッチングマスク
であり、例えば二酸化ケイ素（SiO2）膜を用いればよ
い。前記絶縁膜３Ｂは、第２導電プレートを形成するた
めの耐不純物導入マスクであり、例えばシリコンナイト
ライド（Si3N4）膜を用いればよい。前記絶縁膜３Ａ
は、半導体基板１とシリコンナイトライド膜３Ｂとの応
力を緩和するためのものであり、例えば二酸化ケイ素膜
を用いればよい。絶縁膜３Ａは半導体基板１の表面の熱
酸化によって形成すればよい。絶縁膜３Ｂ，３Ｃは、熱
酸化技術，化学的気相析出〔以下、ＣＶＤ(Chemical Va
por Deposition)という〕法によって形成すればよい。
そして、記憶用容量素子形成部の絶縁膜３Ｃを選択的に
パターニングし、細孔を形成するための第１マスクを形
成する。この第１マスクを用いて異方性のドライエッチ
ングを施し、選択的に絶縁膜３Ｂ，３Ｃを除去して絶縁
膜３Ｂによる第２マスクを形成し、さらに、選択的に所
定部分の半導体基板１を除去して、第５図(A)，(B)に示
すように、細孔４を形成する。この細孔４の幅寸法Ｗは
１〜１．５〔μｍ〕程度でよく、その半導体基板１表面
からの深さは２〜４〔μｍ〕程度あればよい。
第５図(A)，(B)に示す工程の後に、前記第１マスクとな
った絶縁膜３Ｃを選択的に除去し、第２マスクとなる絶
縁膜３Ｂを露出させる。この第２マスクを用い、細孔４
内の露出された半導体基板１表面近傍に不純物を導入
し、第６図(A)，(B)に示すように、第２導電プレートと
なるｐ＋型の半導体領域５を形成する。この半導体領域
５は、記憶用容量素子形成部において、記憶用容量素子
に蓄積されるより多くの情報となる電荷量または空乏層
電荷量を得るために、後述する第１導電プレートに印加
される動作電圧よりも高いしきい値電圧（Ｖth）を得る
ように形成すればよい。例えば、１×１０18〔原子個／
cm3〕程度またはそれ以上の濃度のボロン（Ｂ）イオン
を、９００〜１０００〔℃〕程度の熱拡散技術によって
導入して形成する。この場合における半導体領域５の半
導体基板１表面からその内部方向へ深さは、０．３〔μ
ｍ〕程度に形成される。
った絶縁膜３Ｃを選択的に除去し、第２マスクとなる絶
縁膜３Ｂを露出させる。この第２マスクを用い、細孔４
内の露出された半導体基板１表面近傍に不純物を導入
し、第６図(A)，(B)に示すように、第２導電プレートと
なるｐ＋型の半導体領域５を形成する。この半導体領域
５は、記憶用容量素子形成部において、記憶用容量素子
に蓄積されるより多くの情報となる電荷量または空乏層
電荷量を得るために、後述する第１導電プレートに印加
される動作電圧よりも高いしきい値電圧（Ｖth）を得る
ように形成すればよい。例えば、１×１０18〔原子個／
cm3〕程度またはそれ以上の濃度のボロン（Ｂ）イオン
を、９００〜１０００〔℃〕程度の熱拡散技術によって
導入して形成する。この場合における半導体領域５の半
導体基板１表面からその内部方向へ深さは、０．３〔μ
ｍ〕程度に形成される。
第６図(A)，(B)に示す工程の後に、前記絶縁膜３Ｂ，３
Ａを選択的に除去し、第７図(A)，(B)に示すように、記
憶用容量素子を構成するために、全面に絶縁膜６を形成
する。この絶縁膜６としては、その比誘電率が７〜８と
高い例えば１５０〔Å〕程度の膜厚を有するＣＶＤ法で
形成したシリコンナイトライド膜と、該シリコンナイト
ライド膜と半導体基板１との応力を緩和するために、ナ
イトライド膜下部に設ける例えば８０〔Å〕程度の膜厚
を有する第１の二酸化ケイ素膜と、前記ナイトライド膜
のピンホールを除去するために、ナイトライド膜上部に
設ける例えば３０〔Å〕程度の膜厚を有する第２の二酸
化ケイ素膜とによって構成されたものを用いればよい。
第１および第２の二酸化ケイ素膜は、夫々、半導体基板
およびシリコンナイトライド膜表面の熱酸化によって形
成すればよい。
Ａを選択的に除去し、第７図(A)，(B)に示すように、記
憶用容量素子を構成するために、全面に絶縁膜６を形成
する。この絶縁膜６としては、その比誘電率が７〜８と
高い例えば１５０〔Å〕程度の膜厚を有するＣＶＤ法で
形成したシリコンナイトライド膜と、該シリコンナイト
ライド膜と半導体基板１との応力を緩和するために、ナ
イトライド膜下部に設ける例えば８０〔Å〕程度の膜厚
を有する第１の二酸化ケイ素膜と、前記ナイトライド膜
のピンホールを除去するために、ナイトライド膜上部に
設ける例えば３０〔Å〕程度の膜厚を有する第２の二酸
化ケイ素膜とによって構成されたものを用いればよい。
第１および第２の二酸化ケイ素膜は、夫々、半導体基板
およびシリコンナイトライド膜表面の熱酸化によって形
成すればよい。
第７図(A)，(B)に示す工程の後に、後の工程によって形
成される第１導電プレートとＭＩＳＦＥＴを構成する一
方の半導体領域との電気的な接続部において、絶縁膜６
を選択的に除去し、接続孔７を形成する。この後、第１
導電プレートとなる多結晶シリコン膜を、ＣＶＤ法によ
って全面に形成する。多結晶シリコン膜は、例えば1500
〜3000〔Å〕程度の膜厚でよい。この多結晶シリコン膜
に、導電性を得るためにリンを拡散する処理を施すかま
たは１×１０14〔原子個／cm2〕程度のヒ素(As)イオン
不純物を、３０〔KeV〕程度のエネルギでイオン注入し
た後、熱処理を行う。この処理によって、接続孔７部分
の半導体基板１表面近傍部に不純物が拡散され、後の工
程によって形成されるＭＩＳＦＥＴを構成するｎ＋型半
導体領域８を形成する。ｎ＋型半導体領域８は、ｐ＋型
半導体領域５と離して設けられる。高不純物濃度領域同
志の接合が形成されることによって、接合の降伏電圧が
劣化するのを防止するためである。半導体領域８の深さ
は、０．２〔μｍ〕程度になる。この後に、多結晶シリ
コン膜を選択的にパターニングし、第８図(A)，(B)に示
すように、一端部が半導体領域８と電気的に接続され、
かつ細孔４を覆うように設けられた絶縁膜６上部に延在
する第１導電プレート９を形成する。第１導電プレート
９は各メモリセル毎に独立して設けられる。これによっ
て、メモリセルの記憶用容量素子Ｃが形成される。
成される第１導電プレートとＭＩＳＦＥＴを構成する一
方の半導体領域との電気的な接続部において、絶縁膜６
を選択的に除去し、接続孔７を形成する。この後、第１
導電プレートとなる多結晶シリコン膜を、ＣＶＤ法によ
って全面に形成する。多結晶シリコン膜は、例えば1500
〜3000〔Å〕程度の膜厚でよい。この多結晶シリコン膜
に、導電性を得るためにリンを拡散する処理を施すかま
たは１×１０14〔原子個／cm2〕程度のヒ素(As)イオン
不純物を、３０〔KeV〕程度のエネルギでイオン注入し
た後、熱処理を行う。この処理によって、接続孔７部分
の半導体基板１表面近傍部に不純物が拡散され、後の工
程によって形成されるＭＩＳＦＥＴを構成するｎ＋型半
導体領域８を形成する。ｎ＋型半導体領域８は、ｐ＋型
半導体領域５と離して設けられる。高不純物濃度領域同
志の接合が形成されることによって、接合の降伏電圧が
劣化するのを防止するためである。半導体領域８の深さ
は、０．２〔μｍ〕程度になる。この後に、多結晶シリ
コン膜を選択的にパターニングし、第８図(A)，(B)に示
すように、一端部が半導体領域８と電気的に接続され、
かつ細孔４を覆うように設けられた絶縁膜６上部に延在
する第１導電プレート９を形成する。第１導電プレート
９は各メモリセル毎に独立して設けられる。これによっ
て、メモリセルの記憶用容量素子Ｃが形成される。
第８図(A)，(B)に示す工程の後に、露出されている絶縁
膜６の主としてシリコンナイトライド膜を耐熱処理のた
めのマスクとして用い、熱酸化技術によって、第１導電
プレート９を覆う絶縁膜（SiO2膜）１０を形成する。こ
の絶縁膜１０は、第１導電プレート９と後の工程によっ
て形成されるワード線とが電気的に分離できるように、
その膜厚を例えば2000〜3000〔Å〕程度にすればよい。
これによって、細孔４部分が埋らない場合は、埋込み材
料、例えば、多結晶シリコン膜，絶縁膜を用いて溝内に
埋める必要がある。多結晶シリコンは酸化により絶縁物
とする必要がある。この後に、露出された絶縁膜６を選
択的に除去し、第９図(A)，(B)に示すように、除去され
た部分に、主としてゲート絶縁膜を構成するための絶縁
膜１１を露出した半導体基板１の表面の熱酸化により形
成する。この絶縁膜１１は、例えば２００〔Å〕程度の
膜厚を有している。
膜６の主としてシリコンナイトライド膜を耐熱処理のた
めのマスクとして用い、熱酸化技術によって、第１導電
プレート９を覆う絶縁膜（SiO2膜）１０を形成する。こ
の絶縁膜１０は、第１導電プレート９と後の工程によっ
て形成されるワード線とが電気的に分離できるように、
その膜厚を例えば2000〜3000〔Å〕程度にすればよい。
これによって、細孔４部分が埋らない場合は、埋込み材
料、例えば、多結晶シリコン膜，絶縁膜を用いて溝内に
埋める必要がある。多結晶シリコンは酸化により絶縁物
とする必要がある。この後に、露出された絶縁膜６を選
択的に除去し、第９図(A)，(B)に示すように、除去され
た部分に、主としてゲート絶縁膜を構成するための絶縁
膜１１を露出した半導体基板１の表面の熱酸化により形
成する。この絶縁膜１１は、例えば２００〔Å〕程度の
膜厚を有している。
第９図(A)，(B)に示す工程の後に、ＭＩＳＦＥＴのゲー
ト電極，ワード線および周辺回路の半導体素子を形成す
るために、全面に多結晶シリコン膜を形成する。この多
結晶シリコン膜に前述と同様の処理を施し、低抵抗化す
る。この後に、多結晶シリコン膜を選択的にパターニン
グし、ゲート電極１２，ワード線（ＷＬ）１３ならびに
周辺回路の半導体素子（図示していない）を形成する。
ゲート電極１２は、列方向に隣接する他のメモリセルの
ゲート電極１２と電気的に接続されており、列方向に延
在するワード線１３を構成するようになっている。ま
た、ゲート電極１２，ワード線（ＷＬ）１３としては、
モリブデン（Mo），タングステン（Ｗ），チタン（Ti）
等の高融点金属層、該高融点金属のシリコンとの化合物
であるシリサイド又は多結晶シリコン層とその上の高融
点金属層又は高融点金属のシリサイド層からなる２層構
造等を用いてもよい。この後に、ＭＩＳＦＥＴ形成部に
おいて、ゲート電極１２を耐不純物導入のためのマスク
として用い、絶縁膜１１を介した半導体基板１表面近傍
部に、ＭＩＳＦＥＴのソース領域およびドレイン領域を
形成するために、自己整合(self aligment)的にｎ＋型
の不純物を導入する。この導入された不純物に引き伸し
拡散を施し、第１０図(A)，(B)に示すように、ソース領
域およびドレイン領域となるｎ＋型半導体領域１４を形
成する。前記半導体領域８は、一方の半導体領域１４と
電気的に接続される。これによって、メモリセルのスイ
ッチング用トランジスタ（ＭＩＳＦＥＴ）Ｑが形成され
る。また、前記ｎ＋型の不純物としては、ヒ素イオン不
純物を用い、絶縁膜１１を透過するようなイオン注入技
術によって導入すればよい。ｎ＋型領域の深さは０．２
〔μｍ〕程度と浅い。
ト電極，ワード線および周辺回路の半導体素子を形成す
るために、全面に多結晶シリコン膜を形成する。この多
結晶シリコン膜に前述と同様の処理を施し、低抵抗化す
る。この後に、多結晶シリコン膜を選択的にパターニン
グし、ゲート電極１２，ワード線（ＷＬ）１３ならびに
周辺回路の半導体素子（図示していない）を形成する。
ゲート電極１２は、列方向に隣接する他のメモリセルの
ゲート電極１２と電気的に接続されており、列方向に延
在するワード線１３を構成するようになっている。ま
た、ゲート電極１２，ワード線（ＷＬ）１３としては、
モリブデン（Mo），タングステン（Ｗ），チタン（Ti）
等の高融点金属層、該高融点金属のシリコンとの化合物
であるシリサイド又は多結晶シリコン層とその上の高融
点金属層又は高融点金属のシリサイド層からなる２層構
造等を用いてもよい。この後に、ＭＩＳＦＥＴ形成部に
おいて、ゲート電極１２を耐不純物導入のためのマスク
として用い、絶縁膜１１を介した半導体基板１表面近傍
部に、ＭＩＳＦＥＴのソース領域およびドレイン領域を
形成するために、自己整合(self aligment)的にｎ＋型
の不純物を導入する。この導入された不純物に引き伸し
拡散を施し、第１０図(A)，(B)に示すように、ソース領
域およびドレイン領域となるｎ＋型半導体領域１４を形
成する。前記半導体領域８は、一方の半導体領域１４と
電気的に接続される。これによって、メモリセルのスイ
ッチング用トランジスタ（ＭＩＳＦＥＴ）Ｑが形成され
る。また、前記ｎ＋型の不純物としては、ヒ素イオン不
純物を用い、絶縁膜１１を透過するようなイオン注入技
術によって導入すればよい。ｎ＋型領域の深さは０．２
〔μｍ〕程度と浅い。
第１０図(A)，(B)に示す工程の後に、ゲート電極１２お
よびワード線（ＷＬ）１３と後の工程によって形成され
るビット線とを電気的に分離するために、全面に絶縁膜
１５を形成する。この絶縁膜１５としては、表面の起伏
部を緩和し、かつ、ＤＲＡＭの電気的特製に影響を与え
るナトリウム(Na)イオンを捕獲することができるフォス
フォシリケートガラス（ＰＳＧ）膜を用いるとよい。こ
の後に、他方の半導体領域１４と後の工程によって形成
されるビット線との接続をするために、当該半導体領域
１４上部の絶縁膜１５，１１を選択的に除去し、接続孔
１６を形成する。この接続孔１６を介して、半導体領域
１４と電気的に接続し、第１１図(A)，(B)に示すよう
に、行方向に延在するビット線（ＢＬ）１７を形成す
る。このビット線（ＢＬ）１７は、例えばアルミニウム
(Al)によって形成すればよい。この後、最終保護膜とし
てＰＳＧ膜およびプラズマＣＶＤ法によるシリコンナイ
トライド膜を形成する。
よびワード線（ＷＬ）１３と後の工程によって形成され
るビット線とを電気的に分離するために、全面に絶縁膜
１５を形成する。この絶縁膜１５としては、表面の起伏
部を緩和し、かつ、ＤＲＡＭの電気的特製に影響を与え
るナトリウム(Na)イオンを捕獲することができるフォス
フォシリケートガラス（ＰＳＧ）膜を用いるとよい。こ
の後に、他方の半導体領域１４と後の工程によって形成
されるビット線との接続をするために、当該半導体領域
１４上部の絶縁膜１５，１１を選択的に除去し、接続孔
１６を形成する。この接続孔１６を介して、半導体領域
１４と電気的に接続し、第１１図(A)，(B)に示すよう
に、行方向に延在するビット線（ＢＬ）１７を形成す
る。このビット線（ＢＬ）１７は、例えばアルミニウム
(Al)によって形成すればよい。この後、最終保護膜とし
てＰＳＧ膜およびプラズマＣＶＤ法によるシリコンナイ
トライド膜を形成する。
これら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。
完成する。
次に、本発明の実施例Ｉの具体的な動作について説明す
る。
る。
本実施例の動作は、第２図(A)，(B)を用い、所定のメモ
リセルの動作について説明する。
リセルの動作について説明する。
まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭＩＳＦＥＴＱを構成するゲート電極
１２に、選択的に制御電圧を印加して、当該ＭＩＳＦＥ
ＴＱを導通（ＯＮ）させる。この後に、接続孔１６を介
して半導体領域１４と電気的に接続されているビット線
（ＢＬ）１７に、情報に対応した電圧を印加させる。こ
れによって、ビット線（ＢＬ）１７の情報となる電圧
は、ＭＩＳＦＥＴＱを介して第１導電プレート９に印加
される。第２導電プレートとなる半導体領域５は半導体
基板１と電気的に接続され、所定の固定電位ＶSSに保持
されている。すなわち、第２導電プレートの電位と第１
導電プレート９に印加された情報となる電圧とに電位差
があれば、それらの介在部分である絶縁膜６に情報とな
る電荷が蓄積、所謂、メモリセルの記憶用容量素子Ｃに
書き込まれる。
る。メモリセルのＭＩＳＦＥＴＱを構成するゲート電極
１２に、選択的に制御電圧を印加して、当該ＭＩＳＦＥ
ＴＱを導通（ＯＮ）させる。この後に、接続孔１６を介
して半導体領域１４と電気的に接続されているビット線
（ＢＬ）１７に、情報に対応した電圧を印加させる。こ
れによって、ビット線（ＢＬ）１７の情報となる電圧
は、ＭＩＳＦＥＴＱを介して第１導電プレート９に印加
される。第２導電プレートとなる半導体領域５は半導体
基板１と電気的に接続され、所定の固定電位ＶSSに保持
されている。すなわち、第２導電プレートの電位と第１
導電プレート９に印加された情報となる電圧とに電位差
があれば、それらの介在部分である絶縁膜６に情報とな
る電荷が蓄積、所謂、メモリセルの記憶用容量素子Ｃに
書き込まれる。
メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃに情報を書き込んだ状態において、ＭＩＳ
ＦＥＴＱを非導通（ＯＦＦ）とさせればよい。
用容量素子Ｃに情報を書き込んだ状態において、ＭＩＳ
ＦＥＴＱを非導通（ＯＦＦ）とさせればよい。
また、メモリセルの情報を読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。
込み動作と逆の動作を行えばよい。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記記憶用容量素子は、所定の半導体基板主面
部および細孔内における半導体基板表面部に設けられた
絶縁膜と、一端部が前記絶縁膜上部に設けられ、他端部
が前記ＭＩＳＦＥＴの一方の半導体領域と電気的に接続
して設けられた第１導電プレートと、所定の半導体基板
表面近傍部および細孔内における半導体基板表面近傍部
に設けられた第２導電プレートとなる半導体領域とによ
って構成することができる。これによって、その情報と
なる電荷を第１導電プレートと第２導電プレートとの介
在部分における絶縁膜に蓄積することができるととも
に、細孔部から半導体基板内部に形成される空乏領域を
第２導電プレートによって抑制することができる。従っ
て、隣接する記憶用容量素子間におけるそれぞれの空乏
領域の結合を防止することができ、それらの間でのリー
ク現象を防止することができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記記憶用容量素子は、所定の半導体基板主面
部および細孔内における半導体基板表面部に設けられた
絶縁膜と、一端部が前記絶縁膜上部に設けられ、他端部
が前記ＭＩＳＦＥＴの一方の半導体領域と電気的に接続
して設けられた第１導電プレートと、所定の半導体基板
表面近傍部および細孔内における半導体基板表面近傍部
に設けられた第２導電プレートとなる半導体領域とによ
って構成することができる。これによって、その情報と
なる電荷を第１導電プレートと第２導電プレートとの介
在部分における絶縁膜に蓄積することができるととも
に、細孔部から半導体基板内部に形成される空乏領域を
第２導電プレートによって抑制することができる。従っ
て、隣接する記憶用容量素子間におけるそれぞれの空乏
領域の結合を防止することができ、それらの間でのリー
ク現象を防止することができる。
また、リーク現象を防止することができるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減することができる。従って、ＤＲＡＭの動作時間
を向上することができる。
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減することができる。従って、ＤＲＡＭの動作時間
を向上することができる。
さらに、記憶用容量素子に蓄積される情報となる電荷
は、蓄積層が形成される蓄積領域または狭い空乏層領域
における電荷を用いることができる。従って、広い空乏
領域または反転層領域内に蓄積される電子を情報とする
必要がなくなるために、α線や周辺回路部からの注入に
よって生じる不要な少数キャリアによる影響を防止する
ことができる。
は、蓄積層が形成される蓄積領域または狭い空乏層領域
における電荷を用いることができる。従って、広い空乏
領域または反転層領域内に蓄積される電子を情報とする
必要がなくなるために、α線や周辺回路部からの注入に
よって生じる不要な少数キャリアによる影響を防止する
ことができる。
また、さらに、記憶用容量素子は、α線によって生じる
不要な少数キャリアによる影響度を考慮する必要がない
ために、その占有面積を縮小することができる。これに
よって、ＤＲＡＭの高集積化を可能にすることができ
る。
不要な少数キャリアによる影響度を考慮する必要がない
ために、その占有面積を縮小することができる。これに
よって、ＤＲＡＭの高集積化を可能にすることができ
る。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については前記実施例Ｉ
とほぼ同様であるのでその説明は省略する。本実施例
は、実施例Ｉの第１導電プレート上にさらに固定電位の
印加された第３導電プレートを設け、容量値の増加およ
び安定化を図った例である。
について説明し、その製造方法については前記実施例Ｉ
とほぼ同様であるのでその説明は省略する。本実施例
は、実施例Ｉの第１導電プレート上にさらに固定電位の
印加された第３導電プレートを設け、容量値の増加およ
び安定化を図った例である。
第１２図(A)は、本実施例の構造を説明するためのＤＲ
ＡＭメモリセルの要部平面図であり、第１２図(B)は、
第１２図(A)のXII−XII切断線における断面図である。
なお、本実施例の全図において、前記実施例Ｉと同一機
能を有するものは同一符号を付け、そのくり返しの説明
は省略する。
ＡＭメモリセルの要部平面図であり、第１２図(B)は、
第１２図(A)のXII−XII切断線における断面図である。
なお、本実施例の全図において、前記実施例Ｉと同一機
能を有するものは同一符号を付け、そのくり返しの説明
は省略する。
第１２図(A)，(B)において、６Ａは第１導電プレート９
を少なくとも覆うように設けられた前記絶縁膜６と同様
の構成の絶縁膜であり、記憶用容量素子を構成するため
のものである。この絶縁膜６Ａは、第１導電プレート９
を後述する第３の電極（以下、第３導電プレートとい
う）とによって、情報となる正孔の電荷を蓄積するよう
になっている。また、隣接するメモリセルの第１導電プ
レート９間を、電気的に分離するようになっている。１
８は絶縁膜６Ａ上部に設けられ、かつ、同一のメモリセ
ルアレイ内の他のメモリセルの第３導電プレートと接続
され一体化されて設けられた第３導電プレートであり、
記憶用容量素子を構成するためのものである。この第３
導電プレート１８には、固定電位例えば基板と同電位が
印加されるようになっている。メモリセルの記憶用容量
素子は、主に、第１導電プレート９，第２導電プレート
である半導体領域５および絶縁膜６から成る容量Ｃと、
第１導電プレート９，第３導電プレート１８および絶縁
膜６Ａから成る容量Ｃ１との並列回路接続したものによ
って構成されている。１０Ａは第３導電プレート１８を
覆うように設けられた絶縁膜であり、第３導電プレート
１８とワード線（ＷＬ）１３とを電気的に分離するため
のものである。
を少なくとも覆うように設けられた前記絶縁膜６と同様
の構成の絶縁膜であり、記憶用容量素子を構成するため
のものである。この絶縁膜６Ａは、第１導電プレート９
を後述する第３の電極（以下、第３導電プレートとい
う）とによって、情報となる正孔の電荷を蓄積するよう
になっている。また、隣接するメモリセルの第１導電プ
レート９間を、電気的に分離するようになっている。１
８は絶縁膜６Ａ上部に設けられ、かつ、同一のメモリセ
ルアレイ内の他のメモリセルの第３導電プレートと接続
され一体化されて設けられた第３導電プレートであり、
記憶用容量素子を構成するためのものである。この第３
導電プレート１８には、固定電位例えば基板と同電位が
印加されるようになっている。メモリセルの記憶用容量
素子は、主に、第１導電プレート９，第２導電プレート
である半導体領域５および絶縁膜６から成る容量Ｃと、
第１導電プレート９，第３導電プレート１８および絶縁
膜６Ａから成る容量Ｃ１との並列回路接続したものによ
って構成されている。１０Ａは第３導電プレート１８を
覆うように設けられた絶縁膜であり、第３導電プレート
１８とワード線（ＷＬ）１３とを電気的に分離するため
のものである。
このような、第１２図(A)，(B)に示したメモリセルを用
いて、具体的なメモリセルアレイを構成すると、第１３
図に示すようになる。
いて、具体的なメモリセルアレイを構成すると、第１３
図に示すようになる。
第１３図は、本発明の実施例IIを説明するための概略的
なメモリセルアレイの要部平面図である。なお、第１３
図は、その図面を見易くするために、各導電層間に設け
られるべき絶縁膜は図示しない。また、第１３図におい
て、第３導電プレート１８を除けば実施例Ｉの平面と同
一となる。
なメモリセルアレイの要部平面図である。なお、第１３
図は、その図面を見易くするために、各導電層間に設け
られるべき絶縁膜は図示しない。また、第１３図におい
て、第３導電プレート１８を除けば実施例Ｉの平面と同
一となる。
次に、本発明の実施例IIの具体的な動作について説明す
る。
る。
本実施例の動作は、第１２図(A)，(B)を用い、所定のメ
モリセルの動作について説明する。
モリセルの動作について説明する。
まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭＩＳＦＥＴＱを構成するゲート電極
１２に、選択的に制御電圧を印加して、当該ＭＩＳＦＥ
ＴＱをＯＮさせる。この後に、接続孔１６を通して半導
体領域１４と電気的に接続されているビット線（ＢＬ）
１７に、情報となる電圧を印加する。これによって、ビ
ット線（ＢＬ）１７の情報となる電圧は、ＭＩＳＦＥＴ
Ｑを介して第１導電プレート９に印加される。第２導電
プレートとなる半導体領域５は半導体基板１と電気的に
接続され所定の固定電位ＶSSに保持され、例えば第３導
電プレート１８も固定電位ＶSSに保持されている。すな
わち、第２導電プレートおよび第３導電プレート１８の
電位と第１導電プレート９に印加された情報となる電圧
とに電位差があれば、それらの介在部分である絶縁膜６
および絶縁膜６Ａとに情報となる電荷が蓄積、所謂、メ
モリセルの記憶用容量素子Ｃ１に書き込まれる。
る。メモリセルのＭＩＳＦＥＴＱを構成するゲート電極
１２に、選択的に制御電圧を印加して、当該ＭＩＳＦＥ
ＴＱをＯＮさせる。この後に、接続孔１６を通して半導
体領域１４と電気的に接続されているビット線（ＢＬ）
１７に、情報となる電圧を印加する。これによって、ビ
ット線（ＢＬ）１７の情報となる電圧は、ＭＩＳＦＥＴ
Ｑを介して第１導電プレート９に印加される。第２導電
プレートとなる半導体領域５は半導体基板１と電気的に
接続され所定の固定電位ＶSSに保持され、例えば第３導
電プレート１８も固定電位ＶSSに保持されている。すな
わち、第２導電プレートおよび第３導電プレート１８の
電位と第１導電プレート９に印加された情報となる電圧
とに電位差があれば、それらの介在部分である絶縁膜６
および絶縁膜６Ａとに情報となる電荷が蓄積、所謂、メ
モリセルの記憶用容量素子Ｃ１に書き込まれる。
メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃ１に情報を書き込んだ状態において、ＭＩ
ＳＦＥＴＱをＯＦＦさせればよい。
用容量素子Ｃ１に情報を書き込んだ状態において、ＭＩ
ＳＦＥＴＱをＯＦＦさせればよい。
また、メモリセルの情報を読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。
込み動作と逆の動作を行えばよい。
本実施例によれば、細孔技術による記還用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉと同様な効果を得ることができ、
さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートを設けることにより、第１導電プレートと第
２導電プレートとによって蓄積される電荷量と、第１導
電プレートと第３導電プレートとによる電荷量とを記憶
用容量素子に蓄積することができる。これによって、前
記実施例Ｉに比べて、記憶用容量素子の占有面積におけ
る電荷蓄積量を約２倍に増大させることができ、よりＤ
ＲＡＭの高集積化を可能にすることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉと同様な効果を得ることができ、
さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートを設けることにより、第１導電プレートと第
２導電プレートとによって蓄積される電荷量と、第１導
電プレートと第３導電プレートとによる電荷量とを記憶
用容量素子に蓄積することができる。これによって、前
記実施例Ｉに比べて、記憶用容量素子の占有面積におけ
る電荷蓄積量を約２倍に増大させることができ、よりＤ
ＲＡＭの高集積化を可能にすることができる。
また、第１導電プレート上部に固定電位の第３導電プレ
ートを設けることにより、電圧が変動する制御電圧が印
加されるワード線が、第１導電プレートに与える影響を
防止することができ、記憶用容量素子に蓄積される正孔
の電荷量を安定化させることができる。これによって、
ＤＲＡＭの書き込み，読み出し動作を安定化させること
ができ、ＤＲＡＭの高信頼性を可能にすることができ
る。
ートを設けることにより、電圧が変動する制御電圧が印
加されるワード線が、第１導電プレートに与える影響を
防止することができ、記憶用容量素子に蓄積される正孔
の電荷量を安定化させることができる。これによって、
ＤＲＡＭの書き込み，読み出し動作を安定化させること
ができ、ＤＲＡＭの高信頼性を可能にすることができ
る。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については前記実施例Ｉ
とほぼ同様であるのでその説明は省略する。本実施例
は、実施例Ｉにおいてメモリセル間に設けたフィールド
絶縁膜を低減し、高集積化を図る例である。
について説明し、その製造方法については前記実施例Ｉ
とほぼ同様であるのでその説明は省略する。本実施例
は、実施例Ｉにおいてメモリセル間に設けたフィールド
絶縁膜を低減し、高集積化を図る例である。
第１４図(A)は、本実施例の構造を省略するためのＤＲ
ＡＭメモリセルの要部平面図であり、第１４図(B)は、
第１４図(A)のXIV−XIV切断線における断面図である。
なお、本実施例の全図において、前記実施例Ｉと同一機
能を有するものは同一符号を付け、そのくり返しの説明
は省略する。
ＡＭメモリセルの要部平面図であり、第１４図(B)は、
第１４図(A)のXIV−XIV切断線における断面図である。
なお、本実施例の全図において、前記実施例Ｉと同一機
能を有するものは同一符号を付け、そのくり返しの説明
は省略する。
第１４図(A)，(B)において、２Ａは所定のメモリセル間
および周辺回路（図示していない）、例えばアドレス選
択回路，読み出し回路，書き込み回路等を構成する半導
体素子間例えばＭＩＳＦＥＴの間の半導体基板１主面部
に設けられたフィールド絶縁膜であり、それらを電気的
に分離するためのものである。メモリセルは、第１４図
(C)に示すように、一対のパターンで行方向にくり返し
パターンとなるようにフィールド絶縁膜２Ａによって形
取られている。フィールド絶縁膜２Ａは、メモリセルア
レイ内では、主として列方向において隣接するメモリセ
ル間に設けられる。なお１４Ａはガードリングとなるｎ
＋型半導体領域が形成されるべき領域である。５Ａは記
憶用容量素子形成部の半導体基板１表面近傍部に設けら
れ、かつ、行方向において隣接する記憶用容量素子と一
体的に設けられた第２導電プレートとなるｐ＋型の半導
体領域である。この様子を第１４図(C)に示す。記憶用
容量素子を構成すると同時に、行方向において隣接する
記憶用容量素子間を電気的に分離するためのものであ
る。半導体領域５Ａは、絶縁膜６に蓄積される多くの情
報となる正孔の電荷または空乏層電荷を得るために、第
１導電プレートに印加される動作電圧よりも高いしきい
値電圧を半導体基板１表面近傍部に設けるためのもので
ある。また、半導体領域５Ａは、第１導電プレートに電
圧が印加されることにより、その下部の半導体基板１表
面部からその内部方向に形成される空乏領域の伸びを抑
制するためのものである。なお、半導体領域５Ａは、半
導体基板１よりも高い不純物濃度を有していればよい。
また、第１４図(C)において切断線Ｂ−Ｂに沿う断面
は、第７図(B)において隣接する２つの細孔４の間に存
在するフィールド絶縁膜２を省略したものと同一になる
（絶縁膜６は図示しない）。
および周辺回路（図示していない）、例えばアドレス選
択回路，読み出し回路，書き込み回路等を構成する半導
体素子間例えばＭＩＳＦＥＴの間の半導体基板１主面部
に設けられたフィールド絶縁膜であり、それらを電気的
に分離するためのものである。メモリセルは、第１４図
(C)に示すように、一対のパターンで行方向にくり返し
パターンとなるようにフィールド絶縁膜２Ａによって形
取られている。フィールド絶縁膜２Ａは、メモリセルア
レイ内では、主として列方向において隣接するメモリセ
ル間に設けられる。なお１４Ａはガードリングとなるｎ
＋型半導体領域が形成されるべき領域である。５Ａは記
憶用容量素子形成部の半導体基板１表面近傍部に設けら
れ、かつ、行方向において隣接する記憶用容量素子と一
体的に設けられた第２導電プレートとなるｐ＋型の半導
体領域である。この様子を第１４図(C)に示す。記憶用
容量素子を構成すると同時に、行方向において隣接する
記憶用容量素子間を電気的に分離するためのものであ
る。半導体領域５Ａは、絶縁膜６に蓄積される多くの情
報となる正孔の電荷または空乏層電荷を得るために、第
１導電プレートに印加される動作電圧よりも高いしきい
値電圧を半導体基板１表面近傍部に設けるためのもので
ある。また、半導体領域５Ａは、第１導電プレートに電
圧が印加されることにより、その下部の半導体基板１表
面部からその内部方向に形成される空乏領域の伸びを抑
制するためのものである。なお、半導体領域５Ａは、半
導体基板１よりも高い不純物濃度を有していればよい。
また、第１４図(C)において切断線Ｂ−Ｂに沿う断面
は、第７図(B)において隣接する２つの細孔４の間に存
在するフィールド絶縁膜２を省略したものと同一になる
（絶縁膜６は図示しない）。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉ，IIと同様な効果を得ることがで
き、さらに、前記記憶用容量素子は、行方向において隣
接する当該他の記憶用容量素子と第２導電プレートであ
る半導体領域によって電気的に分離することができるた
めに、ＤＲＡＭにおけるその占有面積の大きなフィール
ド絶縁膜は必要がなくなり、ＤＲＡＭの高集積化を可能
にすることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉ，IIと同様な効果を得ることがで
き、さらに、前記記憶用容量素子は、行方向において隣
接する当該他の記憶用容量素子と第２導電プレートであ
る半導体領域によって電気的に分離することができるた
めに、ＤＲＡＭにおけるその占有面積の大きなフィール
ド絶縁膜は必要がなくなり、ＤＲＡＭの高集積化を可能
にすることができる。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
について、説明し、その製造方法については前記実施例
IIIとほぼ同様であるのでその説明は省略する。本実施
例は、実施例IIにおいて、メモリセル間に設けられたフ
ィールド絶縁膜を低減し、高集積化を図る例である。あ
るいは、実施例IIIにおいて、第１導電プレート上に絶
縁膜を挾んで第３の導電プレートを設け蓄積できる容量
の増加を図る例である。
について、説明し、その製造方法については前記実施例
IIIとほぼ同様であるのでその説明は省略する。本実施
例は、実施例IIにおいて、メモリセル間に設けられたフ
ィールド絶縁膜を低減し、高集積化を図る例である。あ
るいは、実施例IIIにおいて、第１導電プレート上に絶
縁膜を挾んで第３の導電プレートを設け蓄積できる容量
の増加を図る例である。
第１５図(A)は、本実施例の構造を説明するためのＤＲ
ＡＭメモリセルの要部平面図であり、第１５図(B)は、
第１５図(A)のXV−XV切断線における断面図である。本
実施例のメモリセルアレイの一部の製造工程途中の状態
を示すとすれば第１４図(C)と同一になる。本実施例の
全図において、前記実施例II，IIIと同一機能を有する
ものは同一符号を付け、そのくり返しと説明は省略す
る。
ＡＭメモリセルの要部平面図であり、第１５図(B)は、
第１５図(A)のXV−XV切断線における断面図である。本
実施例のメモリセルアレイの一部の製造工程途中の状態
を示すとすれば第１４図(C)と同一になる。本実施例の
全図において、前記実施例II，IIIと同一機能を有する
ものは同一符号を付け、そのくり返しと説明は省略す
る。
本実施例によれば、実施例IIよりも行方向に高密度にメ
モリセルを配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例IIIよりもメモリセルの容量に
蓄積できる容量を増すことができる。これは実施例IIの
実施例Ｉに対する関係と同一である。勿論、実施例IIお
よびIIIにおいて得られる効果も同様に得ることができ
る。
モリセルを配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例IIIよりもメモリセルの容量に
蓄積できる容量を増すことができる。これは実施例IIの
実施例Ｉに対する関係と同一である。勿論、実施例IIお
よびIIIにおいて得られる効果も同様に得ることができ
る。
次に、本発明の実施例ＶのＤＲＡＭにおいて、その具体
的な製造方法について説明し、併せてその具体的な構造
について説明する。本実施例は実施例IVにおいて列方向
に隣接するメモリセル間を電気的に分離するフィールド
絶縁膜２Ａを設けることを省略し、メモリセルアレイ内
には全くフィールド絶縁膜を設けなくした例である。
的な製造方法について説明し、併せてその具体的な構造
について説明する。本実施例は実施例IVにおいて列方向
に隣接するメモリセル間を電気的に分離するフィールド
絶縁膜２Ａを設けることを省略し、メモリセルアレイ内
には全くフィールド絶縁膜を設けなくした例である。
第１６図〜第１８図は、本実施例の製造方法を説明する
ための各製造工程におけるＤＲＡＭメモリセルアレイの
要部平面図である。なお、本実施例の全図において、前
記実施例Ｉ，実施例IIと同一機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。
ための各製造工程におけるＤＲＡＭメモリセルアレイの
要部平面図である。なお、本実施例の全図において、前
記実施例Ｉ，実施例IIと同一機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。
まず、半導体基板１に、メモリセルアレイ部は除き、周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そして、細孔４を形成して半導体基板
１を露出させる。この後に、後の工程によって形成され
るスイッチング用ＭＩＳＦＥＴを形成すべき領域である
半導体基板１主面上に、耐不純物導入のためのマスク１
９を選択的に形成する。この後に、マスク１９を用いて
ｐ型の不純物を、該マスク１９以外の半導体基板１表面
および細孔４内の半導体基板１表面に導入する。これに
より、第１６図に示すように、記憶用容量素子の第２導
電プレートとなり、かつ、行方向ならびに列方向に隣接
するメモリセル間を電気的に分離するためのｐ＋型の半
導体領域５Ｂを形成する。
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そして、細孔４を形成して半導体基板
１を露出させる。この後に、後の工程によって形成され
るスイッチング用ＭＩＳＦＥＴを形成すべき領域である
半導体基板１主面上に、耐不純物導入のためのマスク１
９を選択的に形成する。この後に、マスク１９を用いて
ｐ型の不純物を、該マスク１９以外の半導体基板１表面
および細孔４内の半導体基板１表面に導入する。これに
より、第１６図に示すように、記憶用容量素子の第２導
電プレートとなり、かつ、行方向ならびに列方向に隣接
するメモリセル間を電気的に分離するためのｐ＋型の半
導体領域５Ｂを形成する。
第１６図に示す工程の後に、実施例Ｉ，実施例IIと同様
に絶縁膜６を形成し、後の工程によって形成される第１
導電プレートとＭＩＳＦＥＴを構成する一方の半導体領
域との電気的な接続部において、絶縁膜６を選択的に除
去し、接続孔７を形成する。この後に、第１導電プレー
トとなる多結晶シリコン膜を全面に形成し、Ａｓイオン
打込みによってｎ＋型の半導体領域８を選択的に形成す
る。この後に、前記多結晶シリコン膜を選択的にパター
ニングし、第１７図に示すように、第１導電プレート９
を形成する。また、切断線XVII−XVIIに沿う断面は第８
図(B)においてフィールド絶縁膜２を省略したものと等
しくなる。
に絶縁膜６を形成し、後の工程によって形成される第１
導電プレートとＭＩＳＦＥＴを構成する一方の半導体領
域との電気的な接続部において、絶縁膜６を選択的に除
去し、接続孔７を形成する。この後に、第１導電プレー
トとなる多結晶シリコン膜を全面に形成し、Ａｓイオン
打込みによってｎ＋型の半導体領域８を選択的に形成す
る。この後に、前記多結晶シリコン膜を選択的にパター
ニングし、第１７図に示すように、第１導電プレート９
を形成する。また、切断線XVII−XVIIに沿う断面は第８
図(B)においてフィールド絶縁膜２を省略したものと等
しくなる。
第１７図に示す工程の後に、前記実施例IIと同様に、絶
縁膜６Ａ，第３導電プレート１８を形成することによっ
て記憶用容量素子Ｃ１を形成し、絶縁膜１０Ａ，１１を
形成した後にゲート電極１２およびワード線（ＷＬ）１
３を形成し、半導体領域１４を形成することによってＭ
ＩＳＦＥＴＱを形成し、絶縁膜１５，接続孔１６を形成
した後に、第１８図に示すように、ビット線（ＢＬ）１
７を形成する。なお、第１８図においては、その図面を
見易くするために、各導電層間に設けられるべき絶縁膜
は図示しない。また、切断線XVIII−XVIIIに沿う断面
は、第１５図(B)においてフィールド絶縁膜２Ａを省略
したものと等しくなる。
縁膜６Ａ，第３導電プレート１８を形成することによっ
て記憶用容量素子Ｃ１を形成し、絶縁膜１０Ａ，１１を
形成した後にゲート電極１２およびワード線（ＷＬ）１
３を形成し、半導体領域１４を形成することによってＭ
ＩＳＦＥＴＱを形成し、絶縁膜１５，接続孔１６を形成
した後に、第１８図に示すように、ビット線（ＢＬ）１
７を形成する。なお、第１８図においては、その図面を
見易くするために、各導電層間に設けられるべき絶縁膜
は図示しない。また、切断線XVIII−XVIIIに沿う断面
は、第１５図(B)においてフィールド絶縁膜２Ａを省略
したものと等しくなる。
これら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。この後に、前記実施例Ｉ，IIと同様に、保護
膜等の処理を施す。
完成する。この後に、前記実施例Ｉ，IIと同様に、保護
膜等の処理を施す。
なお、本実施例においてもｐ＋型半導体領域５Ｂとｎ＋
型半導体領域８とは、他の実施例と同様に、離間して設
ける必要がある。
型半導体領域８とは、他の実施例と同様に、離間して設
ける必要がある。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉ，IIと同様な効果を得ることがで
き、さらに、ＤＲＡＭのメモリセルは、記憶用容量素子
を構成する第２導電プレートである半導体領域によっ
て、行方向ならびに列方向に隣接する当該他のメモリセ
ルと電気的に分離することができるために、メモリセル
アレイ内においては全くフィールド絶縁膜は必要がなく
なり、ＤＲＡＭの高集積化を可能にすることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉ，IIと同様な効果を得ることがで
き、さらに、ＤＲＡＭのメモリセルは、記憶用容量素子
を構成する第２導電プレートである半導体領域によっ
て、行方向ならびに列方向に隣接する当該他のメモリセ
ルと電気的に分離することができるために、メモリセル
アレイ内においては全くフィールド絶縁膜は必要がなく
なり、ＤＲＡＭの高集積化を可能にすることができる。
本実施例において、第３導電プレート１８の形成を省略
してもよいことは言うまでもない。これは、実施例Ｉと
II又は実施例IIIとIVの関係と同一である。この場合の
ＤＲＡＭのメモリセルの平面，断面および製造工程途中
での断面は実施例Ｉ，IIIおよびＶの説明より明らかで
あろう。
してもよいことは言うまでもない。これは、実施例Ｉと
II又は実施例IIIとIVの関係と同一である。この場合の
ＤＲＡＭのメモリセルの平面，断面および製造工程途中
での断面は実施例Ｉ，IIIおよびＶの説明より明らかで
あろう。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその製造方法について説明する。実施例Ｉ乃至
Ｖにおいて、さらに、高集積化を図ると、第２導電プレ
ートとなるｐ＋型の半導体領域５，５Ａ，５ＢとＭＩＳ
ＦＥＴＱのｎ＋型半導体領域１４とが近接あるいはｐｎ
接合を構成してしまう。これらの半導体領域５，５Ａ，
５Ｂ，１４は、不純物濃度が高濃度であるために、電気
的特性上好ましくない。本実施例は、これらを改善し、
さらに高集積化を図る例である。
ならびにその製造方法について説明する。実施例Ｉ乃至
Ｖにおいて、さらに、高集積化を図ると、第２導電プレ
ートとなるｐ＋型の半導体領域５，５Ａ，５ＢとＭＩＳ
ＦＥＴＱのｎ＋型半導体領域１４とが近接あるいはｐｎ
接合を構成してしまう。これらの半導体領域５，５Ａ，
５Ｂ，１４は、不純物濃度が高濃度であるために、電気
的特性上好ましくない。本実施例は、これらを改善し、
さらに高集積化を図る例である。
第１９図は、本発明の実施例VIを説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図である。な
お、実施例VI乃至実施例VIIについては、オープンビッ
トライン方式を採用したＤＲＡＭについて説明する。
Ｍのメモリセルアレイ要部を示す等価回路図である。な
お、実施例VI乃至実施例VIIについては、オープンビッ
トライン方式を採用したＤＲＡＭについて説明する。
第１９図において、ビット線ＢＬ11，ＢＬ12，ＢＬ21，
ＢＬ22，…は、センスアンプＳＡ１，ＳＡ２，…の両側
端から行方向にそれぞれ延在して一対に設けられてい
る。ＳＷは一対のビット線ＢＬに接続して設けられたス
イッチ素子であり、それらを短絡させるためのものであ
る。これによって、メモリセルアレイには、メモリセル
Ｍの１／２の電荷蓄積量の容量素子を有するダミーセル
を必要としなくなる。
ＢＬ22，…は、センスアンプＳＡ１，ＳＡ２，…の両側
端から行方向にそれぞれ延在して一対に設けられてい
る。ＳＷは一対のビット線ＢＬに接続して設けられたス
イッチ素子であり、それらを短絡させるためのものであ
る。これによって、メモリセルアレイには、メモリセル
Ｍの１／２の電荷蓄積量の容量素子を有するダミーセル
を必要としなくなる。
次に、本発明の実施例VIの具体的な構造について説明す
る。
る。
第２０図(A)は、本実施例の構造を説明するためのＤＲ
ＡＭメモリセルの要部平面図であり、第２０図(B)は、
第２０図(A)のXX−XX切断線における断面図である。な
お、第２０図(A)は、その図面を見易くするために各導
電層間に設けられるべき絶縁膜は図示しない。
ＡＭメモリセルの要部平面図であり、第２０図(B)は、
第２０図(A)のXX−XX切断線における断面図である。な
お、第２０図(A)は、その図面を見易くするために各導
電層間に設けられるべき絶縁膜は図示しない。
第２０図(A)，(B)において、９Ａはメモリセルごとに独
立して記憶用容量素子形成部の絶縁膜６上部に設けら
れ、かつ、一端部が後述するＭＩＳＦＥＴの一方の半導
体領域と電気的に接続して設けられた前記実施例Ｉ乃至
Ｖと同様の第１導電プレートである。１０Ｂは第１導電
プレート９Ａを覆うように設けられた絶縁膜であり、主
として、第１導電プレート９Ａと後述するその上部に配
置されるＭＩＳＦＥＴとを、また、近接する第１導電プ
レート９Ａ間を、さらに、第１導電プレート９Ａとワー
ド線（ＷＬ）とを電気的に分離するためのものである。
また、絶縁膜１０Ｂは、絶縁膜６，第１導電プレート９
Ａとともに細孔４を埋め込み、その上面部を平坦化する
こともできる。７Ａは第１導電プレート９Ａと後述する
ＭＩＳＦＥＴの一方の半導体領域とが接続される部分の
絶縁膜１０Ｂを選択的に除去して設けられた接続孔であ
り、それらを電気的に接続するためのものである。２０
は所定部において第１導電プレート９Ａの一端部と接続
され、かつ、隣接する所定方向の容量素子Ｃと一対で絶
縁膜１０Ｂを介した容量素子Ｃ上部に配置されたｐ−型
の単結晶シリコンによって形成された半導体層であり、
ＭＩＳＦＥＴを構成するためのものである。１１Ａは半
導体層２０を少なくとも覆うように設けられた絶縁膜で
あり、主としてＭＩＳＦＥＴのゲート絶縁膜を構成する
ためのものである。１４Ａはゲート電極１２両側部の半
導体層２０主面からその深さ方向に設けられたｎ＋型の
半導体領域であり、ソース領域およびドレイン領域とな
ってＭＩＳＦＥＴを構成するためのものである。スイッ
チング用トランジスタ、すなわち、ＭＩＳＦＥＴＱ
１は、ゲート電極１２，半導体領域１４Ａ，半導体層２
０および絶縁膜１１Ａとによって構成されている。一方
の半導体領域１４Ａは、接続孔７Ａを介して、第１導電
プレート９Ａの一端部と電気的に接続されている。
立して記憶用容量素子形成部の絶縁膜６上部に設けら
れ、かつ、一端部が後述するＭＩＳＦＥＴの一方の半導
体領域と電気的に接続して設けられた前記実施例Ｉ乃至
Ｖと同様の第１導電プレートである。１０Ｂは第１導電
プレート９Ａを覆うように設けられた絶縁膜であり、主
として、第１導電プレート９Ａと後述するその上部に配
置されるＭＩＳＦＥＴとを、また、近接する第１導電プ
レート９Ａ間を、さらに、第１導電プレート９Ａとワー
ド線（ＷＬ）とを電気的に分離するためのものである。
また、絶縁膜１０Ｂは、絶縁膜６，第１導電プレート９
Ａとともに細孔４を埋め込み、その上面部を平坦化する
こともできる。７Ａは第１導電プレート９Ａと後述する
ＭＩＳＦＥＴの一方の半導体領域とが接続される部分の
絶縁膜１０Ｂを選択的に除去して設けられた接続孔であ
り、それらを電気的に接続するためのものである。２０
は所定部において第１導電プレート９Ａの一端部と接続
され、かつ、隣接する所定方向の容量素子Ｃと一対で絶
縁膜１０Ｂを介した容量素子Ｃ上部に配置されたｐ−型
の単結晶シリコンによって形成された半導体層であり、
ＭＩＳＦＥＴを構成するためのものである。１１Ａは半
導体層２０を少なくとも覆うように設けられた絶縁膜で
あり、主としてＭＩＳＦＥＴのゲート絶縁膜を構成する
ためのものである。１４Ａはゲート電極１２両側部の半
導体層２０主面からその深さ方向に設けられたｎ＋型の
半導体領域であり、ソース領域およびドレイン領域とな
ってＭＩＳＦＥＴを構成するためのものである。スイッ
チング用トランジスタ、すなわち、ＭＩＳＦＥＴＱ
１は、ゲート電極１２，半導体領域１４Ａ，半導体層２
０および絶縁膜１１Ａとによって構成されている。一方
の半導体領域１４Ａは、接続孔７Ａを介して、第１導電
プレート９Ａの一端部と電気的に接続されている。
次に、本発明の実施例VIの具体的な製造方法について説
明する。
明する。
第２１図〜第２５図の各図において(A)は、本実施例の
製造方法を説明するための各製造工程におけるＤＲＡＭ
の要部平面図であり、第２１図〜第２５図の各図の(B)
は、それぞれの図番に対応する(A)の切断線における断
面図である。なお、ＤＲＡＭのメモリセル（図中、右
図）の各製造工程に対応して、ＤＲＡＭの周辺回路を構
成するＭＩＳＦＥＴ（図中、左図）の製造工程も併せて
説明する。
製造方法を説明するための各製造工程におけるＤＲＡＭ
の要部平面図であり、第２１図〜第２５図の各図の(B)
は、それぞれの図番に対応する(A)の切断線における断
面図である。なお、ＤＲＡＭのメモリセル（図中、右
図）の各製造工程に対応して、ＤＲＡＭの周辺回路を構
成するＭＩＳＦＥＴ（図中、左図）の製造工程も併せて
説明する。
まず、メモリセルアレイ部は除き、ＭＩＳＦＥＴが形成
されるべき領域のｐ−型シリコン半導体基板１主面部に
絶縁膜２１を形成し、ＭＩＳＦＥＴが形成されるべき領
域間の半導体基板１主面部にｐ型のチャンネルストッパ
領域２２およびその主面上部にフィールド絶縁膜２Ｂを
形成する。この後、メモリセルアレイ部に前記実施例Ｉ
と同様にして細孔４を形成し、その半導体基板１表面付
近部および細孔４内の露出された半導体基板１表面近傍
部に第２導電プレートとなるｐ＋型の半導体領域５Ｂを
形成する。そして、第２１図(A)，(B)に示すように、全
面にSiO2からなる絶縁膜６を形成する。
されるべき領域のｐ−型シリコン半導体基板１主面部に
絶縁膜２１を形成し、ＭＩＳＦＥＴが形成されるべき領
域間の半導体基板１主面部にｐ型のチャンネルストッパ
領域２２およびその主面上部にフィールド絶縁膜２Ｂを
形成する。この後、メモリセルアレイ部に前記実施例Ｉ
と同様にして細孔４を形成し、その半導体基板１表面付
近部および細孔４内の露出された半導体基板１表面近傍
部に第２導電プレートとなるｐ＋型の半導体領域５Ｂを
形成する。そして、第２１図(A)，(B)に示すように、全
面にSiO2からなる絶縁膜６を形成する。
第２１図(A)，(B)に示す工程の後に、メモリセルアレイ
部において、細孔４を覆うように絶縁膜６上部に第１導
電プレート９Ａを形成する。第１導電プレート９Ａは、
前記実施例Ｉと同様に、ＣＶＤ法による多結晶シリコン
膜を用い、その膜厚を800〜1200〔Å〕程度にすればよ
い。これによって、メモリセルの記憶用容量素子Ｃが形
成される。この後に、第１導電プレート９Ａを覆うよう
に、全面に絶縁膜１０Ｂを形成し、第１導電プレート９
ＡとＭＩＳＦＥＴの一方の半導体領域とが接続されるべ
き部分の絶縁膜１０Ｂを選択的に除去し、接続孔７Ａを
形成する。前記絶縁膜１０Ｂは、例えばＣＶＤ法による
酸化ケイ素膜(SiO2)を用い、その膜厚を3000〜4000
〔Å〕程度にすればよい。そして、第２２図(A)，(B)に
示すように、単結晶シリコンの半導体層を形成するため
に、ＣＶＤ法によって全面に多結晶シリコン膜２０Ａを
形成する。多結晶シリコン膜２０Ａは、例えば2500〜35
00〔Å〕程度の膜厚でよい。なお、この多結晶シリコン
膜２０Ａは、接続孔７Ａを介して第１導電プレート９Ａ
と接続するようになっている。
部において、細孔４を覆うように絶縁膜６上部に第１導
電プレート９Ａを形成する。第１導電プレート９Ａは、
前記実施例Ｉと同様に、ＣＶＤ法による多結晶シリコン
膜を用い、その膜厚を800〜1200〔Å〕程度にすればよ
い。これによって、メモリセルの記憶用容量素子Ｃが形
成される。この後に、第１導電プレート９Ａを覆うよう
に、全面に絶縁膜１０Ｂを形成し、第１導電プレート９
ＡとＭＩＳＦＥＴの一方の半導体領域とが接続されるべ
き部分の絶縁膜１０Ｂを選択的に除去し、接続孔７Ａを
形成する。前記絶縁膜１０Ｂは、例えばＣＶＤ法による
酸化ケイ素膜(SiO2)を用い、その膜厚を3000〜4000
〔Å〕程度にすればよい。そして、第２２図(A)，(B)に
示すように、単結晶シリコンの半導体層を形成するため
に、ＣＶＤ法によって全面に多結晶シリコン膜２０Ａを
形成する。多結晶シリコン膜２０Ａは、例えば2500〜35
00〔Å〕程度の膜厚でよい。なお、この多結晶シリコン
膜２０Ａは、接続孔７Ａを介して第１導電プレート９Ａ
と接続するようになっている。
第２２図(A)，(B)に示す工程の後に、前記多結晶シリコ
ン膜２０Ａを単結晶シリコン膜とする。これは、例えば
ＣＷアルゴンレーザ(Ar−Laser)を用いた熱処理技術、
具体的には、エネルギ３〜１５〔Ｗ〕，走査速度５〜１
００〔cm／Ｓ〕，基板温度３００〔℃〕，ビーム径３０
〔μｍ〕の条件でレーザー・アニールを行えば良い。そ
して、少なくともＭＩＳＦＥＴのチャンネルが形成され
るべき部分の前記単結晶シリコン膜主面部に、ＭＩＳＦ
ＥＴのしきい値電圧を制御するための不純物を導入す
る。これは、例えば、１×１０11〔原子個／cm2〕程度
のボロンイオンを、５０〜７０〔KeV〕程度のエネルギ
でイオン注入後、熱処理を施せばよい。
ン膜２０Ａを単結晶シリコン膜とする。これは、例えば
ＣＷアルゴンレーザ(Ar−Laser)を用いた熱処理技術、
具体的には、エネルギ３〜１５〔Ｗ〕，走査速度５〜１
００〔cm／Ｓ〕，基板温度３００〔℃〕，ビーム径３０
〔μｍ〕の条件でレーザー・アニールを行えば良い。そ
して、少なくともＭＩＳＦＥＴのチャンネルが形成され
るべき部分の前記単結晶シリコン膜主面部に、ＭＩＳＦ
ＥＴのしきい値電圧を制御するための不純物を導入す
る。これは、例えば、１×１０11〔原子個／cm2〕程度
のボロンイオンを、５０〜７０〔KeV〕程度のエネルギ
でイオン注入後、熱処理を施せばよい。
この後に、第２３図(A)，(B)に示すように、単結晶シリ
コン膜を選択的にパターニングし、一端部が接続孔７Ａ
を介して記憶用容量素子を構成する第１導電プレート９
Ａと接続され、他端部が接続孔７Ａを介して隣接する他
の記憶用容量素子を構成する第１導電プレート９Ａと接
続された少なくともＭＩＳＦＥＴのチャンネルが形成さ
れるべき部分がｐ−型の半導体層２０を形成し、さら
に、所定部分の絶縁膜１０Ｂ，６および２１を選択的に
除去し、メモリセルアレイ部のｐ＋型の半導体領域５Ｂ
表面および周辺回路を構成するＭＩＳＦＥＴ形成部の半
導体基部１主面を露出させる。
コン膜を選択的にパターニングし、一端部が接続孔７Ａ
を介して記憶用容量素子を構成する第１導電プレート９
Ａと接続され、他端部が接続孔７Ａを介して隣接する他
の記憶用容量素子を構成する第１導電プレート９Ａと接
続された少なくともＭＩＳＦＥＴのチャンネルが形成さ
れるべき部分がｐ−型の半導体層２０を形成し、さら
に、所定部分の絶縁膜１０Ｂ，６および２１を選択的に
除去し、メモリセルアレイ部のｐ＋型の半導体領域５Ｂ
表面および周辺回路を構成するＭＩＳＦＥＴ形成部の半
導体基部１主面を露出させる。
第２３図(A)，(B)に示す工程の後に、熱酸化技術によっ
て、メモリセルアレイ部において露出している半導体層
２０，第１導電プレート９Ａ，ｐ＋型の半導体領域５
Ｂ，および，周辺回路を構成するＭＩＳＦＥＴ形成部に
おいて露出している半導体基板１表面部を覆うようにSi
O2からなる絶縁膜１１Ａ，１１Ｂを形成する。絶縁膜１
１Ａ，１１Ｂは、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成し得るように、熱酸化によりその膜厚を２００
〜３００〔Å〕程度に形成すればよい。この後に、絶縁
膜１１Ａ上部にゲート電極１２とそれに電気的に接続さ
れ列方向に延在するワード線（ＷＬ）１３を形成し、絶
縁膜１１Ｂ上部にゲート電極１２Ａを形成する。そし
て、第２４図(A)，(B)に示すように、メモリセルアレイ
部において、ゲート電極１２両側部に絶縁膜１１Ａを介
した半導体層２０にｎ＋型半導体領域１４Ａを形成す
る。同時に、周辺回路を構成するＭＩＳＦＥＴ形成部に
おいて、ゲート電極１２Ａ両側部の絶縁膜１１Ｂを介し
た半導体基板１主面部にｎ＋型半導体領域１４Ｂを形成
する。これらの領域はゲート電極をマスクとした用いた
イオン打込みによって形成するのがよい。これによっ
て、メモリセルのＭＩＳＦＥＴＱ１および周辺回路を構
成するＭＩＳＦＥＴＱ２が形成される。また、ＭＩＳＦ
ＥＴＱ１の半導体領域１４Ａは、半導体層２０の膜厚以
上の深さで引き伸し拡散されないようになっている。
て、メモリセルアレイ部において露出している半導体層
２０，第１導電プレート９Ａ，ｐ＋型の半導体領域５
Ｂ，および，周辺回路を構成するＭＩＳＦＥＴ形成部に
おいて露出している半導体基板１表面部を覆うようにSi
O2からなる絶縁膜１１Ａ，１１Ｂを形成する。絶縁膜１
１Ａ，１１Ｂは、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成し得るように、熱酸化によりその膜厚を２００
〜３００〔Å〕程度に形成すればよい。この後に、絶縁
膜１１Ａ上部にゲート電極１２とそれに電気的に接続さ
れ列方向に延在するワード線（ＷＬ）１３を形成し、絶
縁膜１１Ｂ上部にゲート電極１２Ａを形成する。そし
て、第２４図(A)，(B)に示すように、メモリセルアレイ
部において、ゲート電極１２両側部に絶縁膜１１Ａを介
した半導体層２０にｎ＋型半導体領域１４Ａを形成す
る。同時に、周辺回路を構成するＭＩＳＦＥＴ形成部に
おいて、ゲート電極１２Ａ両側部の絶縁膜１１Ｂを介し
た半導体基板１主面部にｎ＋型半導体領域１４Ｂを形成
する。これらの領域はゲート電極をマスクとした用いた
イオン打込みによって形成するのがよい。これによっ
て、メモリセルのＭＩＳＦＥＴＱ１および周辺回路を構
成するＭＩＳＦＥＴＱ２が形成される。また、ＭＩＳＦ
ＥＴＱ１の半導体領域１４Ａは、半導体層２０の膜厚以
上の深さで引き伸し拡散されないようになっている。
第２４図(A)，(B)に示す工程の後に、前記実施例Ｉと同
様に、全面に絶縁膜１５を形成する。絶縁膜１５はフォ
スフォシリケートガラス（ＰＳＧ）膜からなる。この後
に、所定半導体領域１４Ａ，１４Ｂ上部の絶縁膜１１
Ａ，１１Ｂ，１５を選択的に除去し、接続孔１６，１６
Ａを形成する。そして、第２５図(A)，(B)に示すよう
に、接続孔１６を介して半導体領域１４Ａと電気的に接
続され絶縁膜１５上部を行方向に延在するビット線(BL)
１７、および、接続孔１６Ａを介して半導体領域１４Ｂ
と電気的に接続され絶縁膜１５上部に配線１７Ａを形成
する。
様に、全面に絶縁膜１５を形成する。絶縁膜１５はフォ
スフォシリケートガラス（ＰＳＧ）膜からなる。この後
に、所定半導体領域１４Ａ，１４Ｂ上部の絶縁膜１１
Ａ，１１Ｂ，１５を選択的に除去し、接続孔１６，１６
Ａを形成する。そして、第２５図(A)，(B)に示すよう
に、接続孔１６を介して半導体領域１４Ａと電気的に接
続され絶縁膜１５上部を行方向に延在するビット線(BL)
１７、および、接続孔１６Ａを介して半導体領域１４Ｂ
と電気的に接続され絶縁膜１５上部に配線１７Ａを形成
する。
この後、最終保護膜としてＰＳＧ膜およびプラズマＣＶ
Ｄ法によるシリコンナイトライド膜を形成する。
Ｄ法によるシリコンナイトライド膜を形成する。
これら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。
完成する。
このようにして形成されたメモリセルを用いて、具体的
なメモリセルアレイを構成すると、第２６図に示すよう
になる。
なメモリセルアレイを構成すると、第２６図に示すよう
になる。
第２６図は、本発明の実施例VIを説明するための概略的
なメモリセルアレイの要部平面図である。第２０図に示
した２つのメモリセルのパターンを行列状にくり返し配
置することによって、メモリセルアレイが構成される。
なお、第２６図は、その図面を見易くするために、各導
電層間に設けられるべき絶縁膜は図示しない。
なメモリセルアレイの要部平面図である。第２０図に示
した２つのメモリセルのパターンを行列状にくり返し配
置することによって、メモリセルアレイが構成される。
なお、第２６図は、その図面を見易くするために、各導
電層間に設けられるべき絶縁膜は図示しない。
なお、本実施例の具体的な動作は、前記実施例Ｉと略同
様であるので、ここでは省略する。
様であるので、ここでは省略する。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉと同様な効果を得ることができ、
さらに、前記ＭＩＳＦＥＴを、前記記憶用容量素子の上
部に配置することができるので、ＭＩＳＦＥＴを設ける
ための面積は必要がなくなり、ＤＲＡＭの高集積化を可
能にすることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉと同様な効果を得ることができ、
さらに、前記ＭＩＳＦＥＴを、前記記憶用容量素子の上
部に配置することができるので、ＭＩＳＦＥＴを設ける
ための面積は必要がなくなり、ＤＲＡＭの高集積化を可
能にすることができる。
また、前記ＭＩＳＦＥＴを、前記記憶用容量素子の上部
に配置することができるので、ＭＩＳＦＥＴのｎ＋型半
導体領域と記憶用容量素子の第２導電プレートとなるｐ
＋型半導体領域との接合による逆方向の降伏電圧を劣化
させることがなくなる。これによって、ＤＲＡＭの高集
積化を可能にすることができる。
に配置することができるので、ＭＩＳＦＥＴのｎ＋型半
導体領域と記憶用容量素子の第２導電プレートとなるｐ
＋型半導体領域との接合による逆方向の降伏電圧を劣化
させることがなくなる。これによって、ＤＲＡＭの高集
積化を可能にすることができる。
また、前記ＭＩＳＦＥＴを半導体層に設けることによっ
て、半導体基板に設ける場合に比べ、ＭＩＳＦＥＴの半
導体領域と半導体層とのｐｎ接合により生じる不要な寄
生容量を低減することができる。これによって、ビット
線に付加される不要な寄生容量を低減できるので、ＤＲ
ＡＭの情報書き込みおよび読み出し動作における高速化
を可能にすることができる。
て、半導体基板に設ける場合に比べ、ＭＩＳＦＥＴの半
導体領域と半導体層とのｐｎ接合により生じる不要な寄
生容量を低減することができる。これによって、ビット
線に付加される不要な寄生容量を低減できるので、ＤＲ
ＡＭの情報書き込みおよび読み出し動作における高速化
を可能にすることができる。
さらに、前記ＭＩＳＦＥＴを半導体層に設けることによ
って、ＭＩＳＦＥＴの半導体領域の拡散深さを半導体層
の膜厚で規定できるので、チャンネルが形成されるべき
領域側への不純物の不要な拡散を防止し、ＭＩＳＦＥＴ
の実効チャネル長を確保することができる。これによっ
て、短チャンネル効果を防止することができる。
って、ＭＩＳＦＥＴの半導体領域の拡散深さを半導体層
の膜厚で規定できるので、チャンネルが形成されるべき
領域側への不純物の不要な拡散を防止し、ＭＩＳＦＥＴ
の実効チャネル長を確保することができる。これによっ
て、短チャンネル効果を防止することができる。
勿論、実施例Ｉ〜実施例Ｖにおいて得られる効果も同様
に得ることができる。
に得ることができる。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその製造方法について説明する。本実施例は、
実施例VIの第１導電プレート９Ａ上にさらに固定電位の
印加された第３導電プレート１８を設け、容量値の増加
および安定化を図った例である。これは実施例Ｉに対す
る実施例IIの関係と同一である。
ならびにその製造方法について説明する。本実施例は、
実施例VIの第１導電プレート９Ａ上にさらに固定電位の
印加された第３導電プレート１８を設け、容量値の増加
および安定化を図った例である。これは実施例Ｉに対す
る実施例IIの関係と同一である。
第２７図(A)は、本実施例の具体的な構造を説明するた
めのＤＲＡＭメモリセルの要部平面図であり、第２７図
(B)は、第２７図(A)のXXVII−XXVII切断線における断面
図である。なお、第２７図(A)は、その図面を見易くす
るために各導電層間に設けられるべき絶縁膜は図示しな
い。
めのＤＲＡＭメモリセルの要部平面図であり、第２７図
(B)は、第２７図(A)のXXVII−XXVII切断線における断面
図である。なお、第２７図(A)は、その図面を見易くす
るために各導電層間に設けられるべき絶縁膜は図示しな
い。
本実施例の構造および動作は、実施例IIおよび実施例VI
と略同様であるので、ここでは省略する。
と略同様であるので、ここでは省略する。
次に、本発明の実施例VIIの具体的な製造方法について
説明する。
説明する。
第２８図〜第３０図の各図において(A)は、本実施例の
製造方法を説明するための各製造工程におけるＤＲＡＭ
メモリセルの要部平面図であり、第２８図〜第３０図の
各図の(B)は、それぞれの図番に対応する(A)の切断線に
おける断面図である。
製造方法を説明するための各製造工程におけるＤＲＡＭ
メモリセルの要部平面図であり、第２８図〜第３０図の
各図の(B)は、それぞれの図番に対応する(A)の切断線に
おける断面図である。
まず、半導体基板１のメモリセルアレイ部に、前記実施
例Ｉと同様にして細孔４を形成し、その半導体基板１表
面近傍部および細孔４内の露出された半導体基板１表面
近傍部に、第２導電プレートとなるｐ＋型の半導体領域
５Ｂを形成する。そして、全面にSiO2からなる絶縁膜６
を形成し、第２８図(A)，(B)に示すように、絶縁膜６上
部に第１導電プレートを形成するために、所定のパター
ニングを施した多結晶シリコン膜９Ｂを形成する。
例Ｉと同様にして細孔４を形成し、その半導体基板１表
面近傍部および細孔４内の露出された半導体基板１表面
近傍部に、第２導電プレートとなるｐ＋型の半導体領域
５Ｂを形成する。そして、全面にSiO2からなる絶縁膜６
を形成し、第２８図(A)，(B)に示すように、絶縁膜６上
部に第１導電プレートを形成するために、所定のパター
ニングを施した多結晶シリコン膜９Ｂを形成する。
第２８図(A)，(B)に示す工程の後に、全面に例えばＣＶ
Ｄ法によるSiO2膜からなる絶縁膜６Ａを形成する。そし
て、第２９図(A)，(B)に示すように、第３導電プレート
を形成するために、所定のパターニングを施した多結晶
シリコン膜１８Ａを形成する。
Ｄ法によるSiO2膜からなる絶縁膜６Ａを形成する。そし
て、第２９図(A)，(B)に示すように、第３導電プレート
を形成するために、所定のパターニングを施した多結晶
シリコン膜１８Ａを形成する。
第２９図(A)，(B)に示す工程の後に、露出している絶縁
膜６Ａのナイントライド膜を耐酸化マスクとして用いて
熱酸化を行い、多結晶シリコン膜１８Ａを覆うように、
全面に絶縁膜１０Ｂを形成し、第１導電プレート９Ａと
ＭＩＳＦＥＴの一方の半導体領域が接続されるべき部分
の絶縁膜６Ａを選択的に除去し、接続孔７Ａを形成す
る。この後、記憶用容量素子が形成されるべき部分の絶
縁膜１０Ｂ上部にｐ−型の半導体層２０を形成し、この
形成とともに、不要な絶縁膜１０Ｂ，６Ａ，６と不要な
多結晶シリコン膜１８Ａ，９Ｂを選択的に除去し、第３
０図(A)，(B)に示すように、第１導電プレート９Ａおよ
び第３導電プレート１８を形成する。
膜６Ａのナイントライド膜を耐酸化マスクとして用いて
熱酸化を行い、多結晶シリコン膜１８Ａを覆うように、
全面に絶縁膜１０Ｂを形成し、第１導電プレート９Ａと
ＭＩＳＦＥＴの一方の半導体領域が接続されるべき部分
の絶縁膜６Ａを選択的に除去し、接続孔７Ａを形成す
る。この後、記憶用容量素子が形成されるべき部分の絶
縁膜１０Ｂ上部にｐ−型の半導体層２０を形成し、この
形成とともに、不要な絶縁膜１０Ｂ，６Ａ，６と不要な
多結晶シリコン膜１８Ａ，９Ｂを選択的に除去し、第３
０図(A)，(B)に示すように、第１導電プレート９Ａおよ
び第３導電プレート１８を形成する。
第３０図(A)，(B)に示す工程の後に、前記実施例VIの第
２３図(A)，(B)に示す工程以後の工程を施すことによっ
て、前記第２７図(A)，(B)に示す本実施例のＤＲＡＭは
完成する。
２３図(A)，(B)に示す工程以後の工程を施すことによっ
て、前記第２７図(A)，(B)に示す本実施例のＤＲＡＭは
完成する。
この後、前記実施例と同様に保護膜を施す。
このようにして形成されたメモリセルを用いて、具体的
なメモリセルアレイを構成すると、第３１図に示すよう
になる。
なメモリセルアレイを構成すると、第３１図に示すよう
になる。
第３１図は、本発明の実施例VIIを説明するための概略
的なメモリセルアレイの要部平面図である。第２７図に
示すメモリセル２個をくり返し配列してメモリセルアレ
イが構成される。なお、第３１図は、その図面を見易く
するために、各導電層間に設けられるべき絶縁膜は図示
しない。
的なメモリセルアレイの要部平面図である。第２７図に
示すメモリセル２個をくり返し配列してメモリセルアレ
イが構成される。なお、第３１図は、その図面を見易く
するために、各導電層間に設けられるべき絶縁膜は図示
しない。
なお、本実施例の具体的な動作は、前記実施例IIと略同
様であるので、ここでは省略する。
様であるので、ここでは省略する。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例VIと同様な効果を得ることができ、
さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートを設けることにより、前記実施例II，IV，Ｖ
と同様な効果を得ることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例VIと同様な効果を得ることができ、
さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートを設けることにより、前記実施例II，IV，Ｖ
と同様な効果を得ることができる。
本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については、前記実施例
VIと略同様であるので、その説明は省略する。本実施例
は、実施例VIにおいて第１導電プレートとＭＩＳＦＥＴ
の半導体領域との接続部に要する面積を低減し、さらに
高集積化を図り、また、それらの接続のためのマスク合
せを容易にした例である。
について説明し、その製造方法については、前記実施例
VIと略同様であるので、その説明は省略する。本実施例
は、実施例VIにおいて第１導電プレートとＭＩＳＦＥＴ
の半導体領域との接続部に要する面積を低減し、さらに
高集積化を図り、また、それらの接続のためのマスク合
せを容易にした例である。
第３２図(A)は、本実施例の具体的な構造を説明するた
めのＤＲＡＭメモリセルの要部平面図であり、第３２図
(B)は、第３２図(A)のXXXII−XXXII切断線における断面
図である。なお、第３２図(A)は、その図面を見易くす
るために、各導電層間に設けられるべき絶縁膜は図示し
ない。
めのＤＲＡＭメモリセルの要部平面図であり、第３２図
(B)は、第３２図(A)のXXXII−XXXII切断線における断面
図である。なお、第３２図(A)は、その図面を見易くす
るために、各導電層間に設けられるべき絶縁膜は図示し
ない。
第３２図(A)，(B)において、９Ｃは細孔４内に埋め込ま
れるように絶縁膜６上部に設けられた第１導電プレート
である。この第１導電プレート９Ｃは、その上面部が略
平坦化されている。７Ｂは第１導電プレート９Ｃ上部の
絶縁膜１０Ｂを選択的に除去して設けられた接続孔であ
り、第１導電プレート９ＣとＭＩＳＦＥＴとを電気的に
接続するためのものである。
れるように絶縁膜６上部に設けられた第１導電プレート
である。この第１導電プレート９Ｃは、その上面部が略
平坦化されている。７Ｂは第１導電プレート９Ｃ上部の
絶縁膜１０Ｂを選択的に除去して設けられた接続孔であ
り、第１導電プレート９ＣとＭＩＳＦＥＴとを電気的に
接続するためのものである。
なお、本実施例の具体的な動作は、前記実施例Ｉと略同
様であるので、ここでは省略する。
様であるので、ここでは省略する。
本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例VIと同様な効果を得ることができ、
さらに、記憶用容量素子とＭＩＳＦＥＴとは、細孔に埋
め込まれた第１導電プレート上部において半導体領域と
電気的に接続することによって、それらの接続に要する
面積を低減することができる。これによって、ＤＲＡＭ
の高集積化を可能にすることができる。
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例VIと同様な効果を得ることができ、
さらに、記憶用容量素子とＭＩＳＦＥＴとは、細孔に埋
め込まれた第１導電プレート上部において半導体領域と
電気的に接続することによって、それらの接続に要する
面積を低減することができる。これによって、ＤＲＡＭ
の高集積化を可能にすることができる。
また、記憶用容量素子とＭＩＳＦＥＴとは、細孔に埋め
込まれた第１導電プレート上部において半導体領域と電
気的に接続することによって、それらの接続のためのマ
スク合せを容易にすることができる。
込まれた第１導電プレート上部において半導体領域と電
気的に接続することによって、それらの接続のためのマ
スク合せを容易にすることができる。
細孔技術による記憶用容量素子とＭＩＳＦＥＴとの直列
回路をメモリセルとするＤＲＡＭにおいて、 (1)、前記記憶用容量素子は、所定の半導体基板主面部
および細孔内における半導体基板表面部に設けられた絶
縁膜と、一端部が前記絶縁膜上部に設けられ、他端部が
前記ＭＩＳＦＥＴの一方の半導体領域と電気的に接続し
て設けられた第１導電プレートと、所定の半導体基板表
面近傍部および細孔内における半導体基板表面近傍部に
設けられた第２導電プレートとなる半導体領域とによっ
て構成することができる。これによって、その情報とな
る電荷を第１導電プレートと第２導電プレートとの介在
部分における絶縁膜の両端に蓄積することができるとと
もに、細孔部から半導体基板内部に形成される空乏領域
を第２導電プレートによって抑制することができる。従
って、隣接する記憶用容量素子間におけるそれぞれの空
乏領域の結合を防止することができ、それらのリーク現
象を防止することができる。
回路をメモリセルとするＤＲＡＭにおいて、 (1)、前記記憶用容量素子は、所定の半導体基板主面部
および細孔内における半導体基板表面部に設けられた絶
縁膜と、一端部が前記絶縁膜上部に設けられ、他端部が
前記ＭＩＳＦＥＴの一方の半導体領域と電気的に接続し
て設けられた第１導電プレートと、所定の半導体基板表
面近傍部および細孔内における半導体基板表面近傍部に
設けられた第２導電プレートとなる半導体領域とによっ
て構成することができる。これによって、その情報とな
る電荷を第１導電プレートと第２導電プレートとの介在
部分における絶縁膜の両端に蓄積することができるとと
もに、細孔部から半導体基板内部に形成される空乏領域
を第２導電プレートによって抑制することができる。従
って、隣接する記憶用容量素子間におけるそれぞれの空
乏領域の結合を防止することができ、それらのリーク現
象を防止することができる。
(2)、リーク現象を防止することができるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減することができる。従って、ＤＲＡＭの動作時間
を向上することができる。
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減することができる。従って、ＤＲＡＭの動作時間
を向上することができる。
(3)、記憶用容量素子に蓄積される情報となる電荷は、
蓄積層が形成される蓄積領域または幅の狭い空乏領域に
おける電荷を用いることができる。従って、幅の広い空
乏領域または反転層領域内に蓄積された電子を情報とす
る必要がなくなるために、α線や周辺回路部からの注入
によって生じる不要な小数キャリアによる影響を防止す
ることができる。
蓄積層が形成される蓄積領域または幅の狭い空乏領域に
おける電荷を用いることができる。従って、幅の広い空
乏領域または反転層領域内に蓄積された電子を情報とす
る必要がなくなるために、α線や周辺回路部からの注入
によって生じる不要な小数キャリアによる影響を防止す
ることができる。
(4)、記憶用容量素子は、α線によって生じる不要な小
数キャリアによる影響度を考慮する必要がないために、
その占有面積を縮小することができる。これによって、
ＤＲＡＭの高集積化を可能にすることができる。
数キャリアによる影響度を考慮する必要がないために、
その占有面積を縮小することができる。これによって、
ＤＲＡＭの高集積化を可能にすることができる。
(5)、前記記憶用容量素子を構成する第１導電プレート
上部に絶縁膜を介して第３導電プレートを設けることに
より、第１導電プレートと第２導電プレートとによって
蓄積される電荷量と、第１導電プレートと第３導電プレ
ートとにより電荷量とを蓄積することができる。これに
よって、記憶用容量素子の単位面積あたりの電荷蓄積量
を増大させることができる。
上部に絶縁膜を介して第３導電プレートを設けることに
より、第１導電プレートと第２導電プレートとによって
蓄積される電荷量と、第１導電プレートと第３導電プレ
ートとにより電荷量とを蓄積することができる。これに
よって、記憶用容量素子の単位面積あたりの電荷蓄積量
を増大させることができる。
(6)、前記ＤＲＡＭのメモリセルは、記憶用容量素子を
構成する第２導電プレートである半導体領域によって、
行方向または列方向、もしくはその両方向において隣接
する当該他のメモリセルと電気的に分離することができ
るので、半導体基板の選択的な熱酸化技術によるフィー
ルド絶縁膜は必要がなくなり、ＤＲＡＭの高集積化を可
能にすることができる。
構成する第２導電プレートである半導体領域によって、
行方向または列方向、もしくはその両方向において隣接
する当該他のメモリセルと電気的に分離することができ
るので、半導体基板の選択的な熱酸化技術によるフィー
ルド絶縁膜は必要がなくなり、ＤＲＡＭの高集積化を可
能にすることができる。
(7)、前記記憶用容量素子を構成する第１導電プレート
上部に固定電位の第３導電プレートを設けることによ
り、電圧が変動する制御電圧が印加されるワード線が、
第１導電プレートに与える影響を防止することができ、
記憶用容量素子に蓄積される電荷量を安定化させること
ができる。
上部に固定電位の第３導電プレートを設けることによ
り、電圧が変動する制御電圧が印加されるワード線が、
第１導電プレートに与える影響を防止することができ、
記憶用容量素子に蓄積される電荷量を安定化させること
ができる。
(8)、前記(7)により、ＤＲＡＭの書き込み、読み出し動
作を安定化させることができ、ＤＲＡＭの高信頼性を可
能にすることができる。
作を安定化させることができ、ＤＲＡＭの高信頼性を可
能にすることができる。
(9)、メモリセルの容量を構成する第１導電型の半導体
領域と、メモリセルのＭＩＳＦＥＴに接続する第２導電
型の半導体領域とを互いに離間して設けているので、接
合の逆方向の降伏電圧を劣化させることがない。
領域と、メモリセルのＭＩＳＦＥＴに接続する第２導電
型の半導体領域とを互いに離間して設けているので、接
合の逆方向の降伏電圧を劣化させることがない。
(10)、前記記憶用容量素子の上部に前記ＭＩＳＦＥＴを
配置することにより、ＭＩＳＦＥＴを設けるための面積
を必要としなくすることができるので、ＤＲＡＭの高集
積化を可能にすることができる。
配置することにより、ＭＩＳＦＥＴを設けるための面積
を必要としなくすることができるので、ＤＲＡＭの高集
積化を可能にすることができる。
(11)、前記記憶用容量素子の上部に前記ＭＩＳＦＥＴを
配置することにより、メモリセルの容量を構成する第１
導電型の半導体領域と、メモリセルのＭＩＳＦＥＴを構
成する第２導電型の半導体領域とを絶縁膜を介して離間
して設けることができるので、接合の逆方向の降伏電圧
を劣化させることがない。
配置することにより、メモリセルの容量を構成する第１
導電型の半導体領域と、メモリセルのＭＩＳＦＥＴを構
成する第２導電型の半導体領域とを絶縁膜を介して離間
して設けることができるので、接合の逆方向の降伏電圧
を劣化させることがない。
(12)、前記ＭＩＳＦＥＴを半導体層に設けることによっ
て、半導体基板に設ける場合に比べ、ＭＩＳＦＥＴの第
１導電型の半導体領域と第２導電型の半導体プレートと
のｐｎ接合により生じる不要な寄生容量を低減すること
ができる。これによって、前記半導体領域に接続される
ビット線に付加される不要な寄生容量を低減することが
できるので、ＤＲＡＭの情報書き込みおよび読み出し動
作における高速化を可能にすることができる。
て、半導体基板に設ける場合に比べ、ＭＩＳＦＥＴの第
１導電型の半導体領域と第２導電型の半導体プレートと
のｐｎ接合により生じる不要な寄生容量を低減すること
ができる。これによって、前記半導体領域に接続される
ビット線に付加される不要な寄生容量を低減することが
できるので、ＤＲＡＭの情報書き込みおよび読み出し動
作における高速化を可能にすることができる。
(13)、前記ＭＩＳＦＥＴを半導体層に設けることによっ
て、ＭＩＳＦＥＴの半導体領域の拡散深さを半導体層の
膜厚で規定できるので、チャネルが形成されるべき領域
側への不純物の不要な拡散を防止し、ＭＩＳＦＥＴの実
効チャネル長を確保することができる。これによって、
短チャンネル効果を防止することができる。
て、ＭＩＳＦＥＴの半導体領域の拡散深さを半導体層の
膜厚で規定できるので、チャネルが形成されるべき領域
側への不純物の不要な拡散を防止し、ＭＩＳＦＥＴの実
効チャネル長を確保することができる。これによって、
短チャンネル効果を防止することができる。
(14)、前記記憶用容量素子の第１導電プレートを細孔内
に埋め込み、該第１導電プレート上部においてＭＩＳＦ
ＥＴの半導体領域と電気的に接続することにより、第１
導電プレートとＭＩＳＦＥＴとの接続に要する面積を縮
小することができるので、ＤＲＡＭの高集積化を可能に
することができる。
に埋め込み、該第１導電プレート上部においてＭＩＳＦ
ＥＴの半導体領域と電気的に接続することにより、第１
導電プレートとＭＩＳＦＥＴとの接続に要する面積を縮
小することができるので、ＤＲＡＭの高集積化を可能に
することができる。
(15)、前記(1)〜(6)，(10)，(11)および(14)により、メ
モリセルの占有面積を著しく縮小することができ、より
ＤＲＡＭの高集積化を可能にすることができるという相
乗効果を得ることができる。
モリセルの占有面積を著しく縮小することができ、より
ＤＲＡＭの高集積化を可能にすることができるという相
乗効果を得ることができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。
例えば、前記各実施例はｐ型の半導体基板を用いてＤＲ
ＡＭを構成したが、ｎ型の半導体基板にｐ型ウエル領域
を設けてそのウエル領域内にＤＲＡＭのメモリセルを構
成してもよい。また、前記各実施例はｐ型の半導体領域
を第２導電プレートとして情報となる電荷を蓄積した
が、ｎ型の半導体基板を用いｎ型の半導体領域を第２導
電プレートとして情報となる電荷を蓄積してもよい。ま
た、ｐ型の半導体基板にｎ型ウエル領域を設けてそのウ
エル領域内にＤＲＡＭのメモリセルを形成してもよい。
ＡＭを構成したが、ｎ型の半導体基板にｐ型ウエル領域
を設けてそのウエル領域内にＤＲＡＭのメモリセルを構
成してもよい。また、前記各実施例はｐ型の半導体領域
を第２導電プレートとして情報となる電荷を蓄積した
が、ｎ型の半導体基板を用いｎ型の半導体領域を第２導
電プレートとして情報となる電荷を蓄積してもよい。ま
た、ｐ型の半導体基板にｎ型ウエル領域を設けてそのウ
エル領域内にＤＲＡＭのメモリセルを形成してもよい。
また、第２導電プレートである半導体領域の形成方法と
してイオン打込法を用いてもよい。例えば、前記実施例
Ｉにおいて、イオン打込は第５図(B)に示す状態で行な
われる。打込まれた不純物例えばボロンは細孔４の底部
に導入される。この後のアニールによって、ボロンは拡
散され細孔４の底部に半導体領域を作るとともに、細孔
の側壁に沿って基板表面に向かって湧き上る。このた
め、細孔の側壁の一部にも半導体領域が形成される。こ
の側壁に沿う半導体領域は基板表面近傍（反対導電型の
半導体領域８が形成される領域）に達することはない。
これによれば、メモリセルの容量は多少減少するが、互
いに反対導電型の半導体領域５と８とを離間して配置す
るためのマスク合せ余裕は不要にできる。したがって、
実施例Ｉ〜IVにおいてさらに高集積化を計ることができ
る。
してイオン打込法を用いてもよい。例えば、前記実施例
Ｉにおいて、イオン打込は第５図(B)に示す状態で行な
われる。打込まれた不純物例えばボロンは細孔４の底部
に導入される。この後のアニールによって、ボロンは拡
散され細孔４の底部に半導体領域を作るとともに、細孔
の側壁に沿って基板表面に向かって湧き上る。このた
め、細孔の側壁の一部にも半導体領域が形成される。こ
の側壁に沿う半導体領域は基板表面近傍（反対導電型の
半導体領域８が形成される領域）に達することはない。
これによれば、メモリセルの容量は多少減少するが、互
いに反対導電型の半導体領域５と８とを離間して配置す
るためのマスク合せ余裕は不要にできる。したがって、
実施例Ｉ〜IVにおいてさらに高集積化を計ることができ
る。
さらに、前記実施例Ｉ〜Ｖは、ホールデットビットライ
ン方式を採用したＤＲＡＭについて説明したが、オープ
ンピットライン方式を採用してもよい。また、前記実施
例VI〜VIIIは、オープンビットライン方式を採用したＤ
ＲＡＭについて説明したが、ホールデットビットライン
方式を採用してもよい。
ン方式を採用したＤＲＡＭについて説明したが、オープ
ンピットライン方式を採用してもよい。また、前記実施
例VI〜VIIIは、オープンビットライン方式を採用したＤ
ＲＡＭについて説明したが、ホールデットビットライン
方式を採用してもよい。
第１図は、本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図、 第２図(A)は、本発明の実施例Ｉの構造を説明するため
のＤＲＡＭメモリセルの要部平面図、 第２図(B)は、第２図(A)のII−II切断線における断面
図、 第３図(A)および(B)は、本発明の原理を説明するための
グラフ、 第４図(A)，第５図(A)，第６図(A)，第７図(A)，第８図
(A)，第９図(A)，第１０図(A)および第１１図(A)は、本
発明の実施例Ｉの製造方法を説明するための各製造工程
におけるＤＲＡＭメモリセルの要部平面図、 第４図(B)，第５図(B)，第６図(B)，第７図(B)，第８図
(B)，第９図(B)，第１０図(B)および第１１図(B)は、そ
れぞれの図番に対応する(A)図の切断線における断面
図、 第１２図(A)は、本発明の実施例IIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１２図(B)は、第１２図(A)のXII−XII切断線における
断面図、 第１３図は、本発明の実施例IIを説明するための概略的
なメモリセルアレイの要部平面図、 第１４図(A)は、本発明の実施例IIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１４図(B)は、第１４図(A)のXIV−XIV切断線における
断面図、 第１４図(C)は、実施例IIIの製造工程の途中での状態を
示す平面図、 第１５図(A)は、本発明の実施例IVの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１５図(B)は、第１５図(A)のXV−XV切断線における断
面図、 第１６図〜第１８図は、本発明の実施例Ｖの製造方法を
説明するための各製造工程におけるＤＲＡＭメモリセル
アレイの要部平面図、 第１９図は、本発明の実施例VIを説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図、 第２０図(A)は、本発明の実施例VIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第２０図(B)は、第２０図(A)のXX−XX切断線における断
面図、 第２１図(A)，第２２図(A)，第２３図(A)，第２４図(A)
および第２５図(A)は、本発明の実施例VIの製造方法を
説明するための各製造工程におけるＤＲＡＭの要部平面
図、 第２１図(B)，第２２図(B)，第２３図(B)，第２４図(B)
および第２５図(B)は、それぞれの図番に対応する(A)図
の切断線における断面図、 第２６図は、本発明の実施例VIを説明するための概略的
なメモリセルアレイの要部平面図、 第２７図(A)は、本発明の実施例VIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第２７図(B)は、第２７図(A)のXXVII−XXVII切断線にお
ける断面図、 第２８図(A)，第２９図(A)および第３０図(A)は、本発
明の実施例VIIの製造方法を説明するための各製造工程
におけるＤＲＡＭメモリセルの要部平面図、 第２８図(B)，第２９図(B)および第３０図(B)は、それ
ぞれの図番に対応する(A)図の切断線における断面図、 第３１図は、本発明の実施例VIIを説明するための概略
的なメモリセルアレイの要部平面図、 第３２図(A)は、本発明の実施例VIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第３２図(B)は、第３２図(A)のXXXII−XXXII切断線にお
ける断面図である。 図中、１……半導体基板、２，２Ａ，２Ｂ……フィール
ド絶縁膜、４……細孔、６，６Ａ，１０，１０Ａ，１０
Ｂ，１０Ｃ，１１，１１Ａ，１１Ｂ，１５……絶縁膜、
５，５Ａ，５Ｂ……半導体領域（第２導電プレート）、
７，７Ａ，７Ｂ，１６，１６Ａ……接続孔、８，１４，
１４Ａ，１４Ｂ……半導体領域、９，９Ａ，９Ｃ……第
１導電プレート、１２，１２Ａ……ゲート電極、１３…
…ワード線（ＷＬ）、１７……ビット線、１７Ａ……配
線（ＢＬ）、１８，１８Ａ……第３導電プレート、２０
……半導体層、９Ｂ，１８Ａ，２０Ａ……多結晶シリコ
ン膜、２２……チャンネルストッパ領域、Ｑ，Ｑ１……
ＭＩＳＦＥＴ、Ｃ，Ｃ１……記憶用容量素子である。
のメモリセルアレイ要部を示す等価回路図、 第２図(A)は、本発明の実施例Ｉの構造を説明するため
のＤＲＡＭメモリセルの要部平面図、 第２図(B)は、第２図(A)のII−II切断線における断面
図、 第３図(A)および(B)は、本発明の原理を説明するための
グラフ、 第４図(A)，第５図(A)，第６図(A)，第７図(A)，第８図
(A)，第９図(A)，第１０図(A)および第１１図(A)は、本
発明の実施例Ｉの製造方法を説明するための各製造工程
におけるＤＲＡＭメモリセルの要部平面図、 第４図(B)，第５図(B)，第６図(B)，第７図(B)，第８図
(B)，第９図(B)，第１０図(B)および第１１図(B)は、そ
れぞれの図番に対応する(A)図の切断線における断面
図、 第１２図(A)は、本発明の実施例IIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１２図(B)は、第１２図(A)のXII−XII切断線における
断面図、 第１３図は、本発明の実施例IIを説明するための概略的
なメモリセルアレイの要部平面図、 第１４図(A)は、本発明の実施例IIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１４図(B)は、第１４図(A)のXIV−XIV切断線における
断面図、 第１４図(C)は、実施例IIIの製造工程の途中での状態を
示す平面図、 第１５図(A)は、本発明の実施例IVの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第１５図(B)は、第１５図(A)のXV−XV切断線における断
面図、 第１６図〜第１８図は、本発明の実施例Ｖの製造方法を
説明するための各製造工程におけるＤＲＡＭメモリセル
アレイの要部平面図、 第１９図は、本発明の実施例VIを説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図、 第２０図(A)は、本発明の実施例VIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第２０図(B)は、第２０図(A)のXX−XX切断線における断
面図、 第２１図(A)，第２２図(A)，第２３図(A)，第２４図(A)
および第２５図(A)は、本発明の実施例VIの製造方法を
説明するための各製造工程におけるＤＲＡＭの要部平面
図、 第２１図(B)，第２２図(B)，第２３図(B)，第２４図(B)
および第２５図(B)は、それぞれの図番に対応する(A)図
の切断線における断面図、 第２６図は、本発明の実施例VIを説明するための概略的
なメモリセルアレイの要部平面図、 第２７図(A)は、本発明の実施例VIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第２７図(B)は、第２７図(A)のXXVII−XXVII切断線にお
ける断面図、 第２８図(A)，第２９図(A)および第３０図(A)は、本発
明の実施例VIIの製造方法を説明するための各製造工程
におけるＤＲＡＭメモリセルの要部平面図、 第２８図(B)，第２９図(B)および第３０図(B)は、それ
ぞれの図番に対応する(A)図の切断線における断面図、 第３１図は、本発明の実施例VIIを説明するための概略
的なメモリセルアレイの要部平面図、 第３２図(A)は、本発明の実施例VIIの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、 第３２図(B)は、第３２図(A)のXXXII−XXXII切断線にお
ける断面図である。 図中、１……半導体基板、２，２Ａ，２Ｂ……フィール
ド絶縁膜、４……細孔、６，６Ａ，１０，１０Ａ，１０
Ｂ，１０Ｃ，１１，１１Ａ，１１Ｂ，１５……絶縁膜、
５，５Ａ，５Ｂ……半導体領域（第２導電プレート）、
７，７Ａ，７Ｂ，１６，１６Ａ……接続孔、８，１４，
１４Ａ，１４Ｂ……半導体領域、９，９Ａ，９Ｃ……第
１導電プレート、１２，１２Ａ……ゲート電極、１３…
…ワード線（ＷＬ）、１７……ビット線、１７Ａ……配
線（ＢＬ）、１８，１８Ａ……第３導電プレート、２０
……半導体層、９Ｂ，１８Ａ，２０Ａ……多結晶シリコ
ン膜、２２……チャンネルストッパ領域、Ｑ，Ｑ１……
ＭＩＳＦＥＴ、Ｃ，Ｃ１……記憶用容量素子である。
Claims (4)
- 【請求項１】第１導電型の半導体基板の一主面部からそ
の内部方向に形成されて設けられた細孔と、該細孔を利
用して設けられた容量素子と、その一方が前記容量素子
の直列接続されて設けられた絶縁ゲート型電界効果トラ
ンジスタとによって構成された直列回路素子を具備して
なる半導体集積回路装置において、前記容量素子が、半
導体基板の一主面部に設けられた細孔部内の半導体基板
表面を覆って形成された第１絶縁膜と、その一端部が前
記絶縁ゲート型電界効果トランジスタの一方と電気的に
接続され、他端部が第１絶縁膜上部に設けられた第１導
電プレートと、前記第１絶縁膜下部の半導体基板主面部
に設けられた第１導電型で半導体基板よりも高い不純物
濃度を有する第２導電プレートとなる第２半導体領域と
によって構成され、前記絶縁ゲート型電界効果トランジ
スタが、前記容量素子上部に絶縁膜を介して設けられた
単結晶シリコンからなる第１導電型の半導体層に、互い
に離隔し、ソース領域またはドレイン領域として使用さ
れる一対の第２導電型の半導体領域を設けて構成されて
なることを特徴とする半導体集積回路装置。 - 【請求項２】前記容量素子の電荷の蓄積は、第１導電プ
レートと第２導電プレートとなる第２半導体領域との介
在部分における第１絶縁膜を介して行うことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】第１導電型の半導体基板の一主面部からそ
の内部方向に形成されて設けられた細孔と、該細孔を利
用して設けられた容量素子と、その一方が前記容量素子
の直列接続されて設けられた絶縁ゲート型電界効果トラ
ンジスタとによって構成された直列回路素子を、所定間
隔で行方向に延在する複数本のビット線と所定間隔で列
方向に延在する複数本のワード線との所定交差部におい
て、複数具備してなる半導体集積回路装置において、前
記容量素子が、半導体基板の一主面部に設けられた細孔
部内の半導体基板を覆って形成された第１絶縁膜と、そ
の一端部が前記絶縁ゲート型電界効果トランジスタの一
方と電気的に接続され、他端部が第１絶縁膜上部に設け
られた第１導電プレートと、前記第１絶縁膜下部の半導
体基板主面部に設けられ、かつ、少なくとも１つの隣接
する当該他の容量素子と電気的に接続して設けられた第
１導電型で半導体基板よりも高い不純物濃度を有する第
２導電プレートとなる第２半導体領域とによって構成さ
れ、前記絶縁ゲート型電界効果トランジスタが、前記容
量素子上部に絶縁膜を介して設けられた単結晶シリコン
からなる第１導電型の半導体層に、互いに離隔し、ソー
ス領域またはドレイン領域として使用される一対の第２
導電型の半導体領域を設けて構成されてなることを特徴
とする半導体集積回路装置。 - 【請求項４】前記容量素子の電荷の蓄積は、第１導電プ
レートと第２導電プレートとなる第２半導体領域との介
在部分における第１絶縁膜を介して行うことを特徴とす
る特許請求の範囲第３項記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243997A JPH0640573B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
| KR1019840008195A KR850005172A (ko) | 1983-12-26 | 1984-12-21 | 직렬접속한 misfet와 캐파시터를 가진 반도체 집적회로 장치 |
| US06/934,556 US4901128A (en) | 1982-11-04 | 1986-11-24 | Semiconductor memory |
| US07/452,683 US5214496A (en) | 1982-11-04 | 1989-12-19 | Semiconductor memory |
| US07/822,325 US5237528A (en) | 1982-11-04 | 1992-01-17 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243997A JPH0640573B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136367A JPS60136367A (ja) | 1985-07-19 |
| JPH0640573B2 true JPH0640573B2 (ja) | 1994-05-25 |
Family
ID=17112177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243997A Expired - Lifetime JPH0640573B2 (ja) | 1982-11-04 | 1983-12-26 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0640573B2 (ja) |
| KR (1) | KR850005172A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPH0650765B2 (ja) * | 1985-08-28 | 1994-06-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| JPS6249649A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置 |
| JPH0815206B2 (ja) * | 1986-01-30 | 1996-02-14 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6360555A (ja) * | 1986-08-29 | 1988-03-16 | Nec Corp | 半導体メモリセル |
| US5258321A (en) * | 1988-01-14 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation |
| US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| KR0141495B1 (ko) * | 1988-11-01 | 1998-07-15 | 미다 가쓰시게 | 반도체 기억장치 및 그 결함구제방법 |
| JP2792878B2 (ja) * | 1989-01-17 | 1998-09-03 | 三洋電機株式会社 | 半導体記憶装置及びその製造方法 |
| JP5214909B2 (ja) * | 2007-05-22 | 2013-06-19 | ローム株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583261A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタの製造方法 |
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS58204568A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-12-26 JP JP58243997A patent/JPH0640573B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-21 KR KR1019840008195A patent/KR850005172A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR850005172A (ko) | 1985-08-21 |
| JPS60136367A (ja) | 1985-07-19 |
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