JPS6235668A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6235668A
JPS6235668A JP60175206A JP17520685A JPS6235668A JP S6235668 A JPS6235668 A JP S6235668A JP 60175206 A JP60175206 A JP 60175206A JP 17520685 A JP17520685 A JP 17520685A JP S6235668 A JPS6235668 A JP S6235668A
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JP
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film
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silicon film
fine hole
polycrystalline silicon
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JP60175206A
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Takuya Kato
卓哉 加藤
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NEC Corp
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NEC Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に情報蓄積部が１個
のトランジスタと１個の容量とで構成される記憶装置の
構造に関する。
〔従来の技術〕
半導体素子を用いた記憶装置（ＩＣメモリ）、咎にダイ
ナミックＰ、λＭ（ＤＲＡＭ）　　においては、現在、
情報蓄積部（セル部）を１個のＭＯ８ｉ電界効果トラン
ジスタ（ＭＯＳ、ＦＥＴ）と１個の容１部とで構成する
のが高密度化および大容量化に歳も適していると考えら
れている。このよう々構成による大写ｌのＩＣメモリ（
例えばメガビット級のもの）を実現するためにはセル部
の縮小化が最も有効な手段であ夛、併せて荷電粒子線（
例えばα線）の入射により生ずるリフトエラーの減少も
必要である。
上記目的を実現するものとして、近年、第３図に示され
るようなセル構造が提案されている。
（特願昭５９−４７７１４）このセル構造によれば、容
量部が半導体基板１の細孔中に形成されるためその面積
は小さくなり、また電荷を蓄積する容量電極５が誘電体
膜４によシ基板と分離され、酸化Ｊ［２上に形成された
ＭＯＳ　、ＦＥＴ　　のドレイン領域１２に電気的に接
続する構造となっているため、α粒子等により発生する
電子と正孔の影響を排除することができる。
〔発明が解決しようとする問題点〕
しかしながら、上述した従来のセル構造は、ＭＯＳ、Ｆ
ＥＴ　　のチャンネル領域１０がソース領域１１および
ドレイン領域１２および酸化ｇｔ２に囲まれる構造とな
っているのでＭＯＳ　、ＦＩＴの基板電位を制御できず
、ソース領域１１とドレイン領域１２の間にリーク電流
が流れやすいという欠点がある。特に、チャンネル領域
１０と酸化膜２の界面を流れるリーク電流が生じやすい
という欠点がある。前記欠点はＩＣメモリの保持特性が
劣化するという欠点につながる。
本発明の目的は上記欠点を除去し、保持特性が優れ、ソ
フトエラー耐性が高く、しかも高密度化された半導体記
憶装置を提供することである。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、半導体基板に形成された細
孔部と、この細孔部表面に設けられた誘電体膜と、この
誘電体膜上に設けられた容量電極と、半導体基板の表面
に形成されかっ開孔を有する絶縁膜と、この絶縁膜上に
設けられかつ開孔を通して半導体基板と接続する無定形
または多結晶または単結晶のシリコン膜と、このシリコ
ン膜に設けられたＭＯＳ　、ＰＥＴのソース領域または
ドレイン領域と、開孔上に設けられたＭＯＳ　、ＦｇＴ
のチャンネル領域と、容量電極に接続するＭＯＳ。
ＦＥＴのドレイン領域またはソース領域とを含んで構成
される。
本発明によれば、容量部が半導体基板の細孔中に形成さ
れるためその面積は小さくなり、また、電荷を蓄積する
容量電極が誘電体膜により基板と分離され、酸化膜上に
形成されたＭＯＳ、ＦＥＴのソース領域またはドレイン
領域に電気的に接続する構造となっているため、α粒子
等により発生する電子と正孔の影響を排除することがで
きる。さらに、本発明によれば、ＭＯＳ、ＦＩＴのチャ
ンネル領域が半導体基板に電気的に接続されているため
ＭＯＳ、ＦＥＴの基板電位を制御することができるので
、ＭＯＳ、ＦＩＴのソース領域とドレイン領域の間のリ
ーク電流を非常に小さくすることができる。
〔実施例〕
次に本発明の実施例を簡単な製造工程と共に説明する。
第１図は本発明の一実施例を示す断面図であり、第２図
（ａ）〜（ｆ）はその製造方法を示すだめの工程断面図
である。
まず第２図（ａ）に示すようＫ、例えばその　抵抗が０
．０１Ωα程度のＰ＋型シリコン（Ｓｉ）基板ｌの表面
に、高熱酸化等によシ厚いＳｉ０ｇ膜２を形成する。。
続いてＣＣ１ａ　　等のガスを用いた異方性ドライエツ
チング法によシ所定の大きさ、例えば幅１μｍ深さ５μ
ｍの細孔３を形成する。
次に第２図（ｂ）に示すように、細孔表面にＳｉｏ意や
Ｓｉ３Ｎ４等の単層あるいはこれらの複合層からなる誘
電体膜４を被着する。
次に第２図（Ｃ）に示すように、容＊ｒｔ極となるＮ型
不純物をモードをドープした多結晶（ポリ）シリコンを
堆積させた後、ドライエツチング法等に１９８ｉ０ｘ膜
２上のドープドポリシリコン膜を除去する。
次に第２図（ｄ）に示すように、８ｉ０ｚ膜２に開孔６
を細孔の近傍に形成する。
次に第２図（ｅ）Ｋ示すように、開孔表面のシリコンを
種結晶としてエピタキシャル法により単結晶シリコン膜
７を成長させる。あるいは、単結晶シリコン膜の代わシ
にポリシリコン膜または無定形シリコン膜をＣＶＤ法等
により形成してもよい。
次に第２図（ｆ）に示すように、単結晶シリコン膜７上
に薄いＳｉ０ｇ膜とポリシリコン膜を形成した後パター
ニングし、ゲート酸化膜８とワード線に接続するゲート
電極９とを形成する。続いて、ゲート電極９をマスクと
してヒ素（Ａｓ）イオンを注入し、ゲート酸化膜８下の
チャンネル領域１ｏ以外をＮ型不純物領域としたのち、
パターニングしてソース領域１工およびドレイン領域１
２（使用方法にＬっては１１がドレイン領域、１２がソ
ース領域となる）を形成する。
以下全面に８ｉ０ｚ、ＰＳＧ等の絶縁膜１３を形成した
後、ソース領域１１上にコンタクト孔を形成する。続い
てＡｌ　を蒸着し、パターニングしてピッド線となる入
ｊ配線を形成することにより第１図に示したＩＣメモリ
が完成する。
ここで、厚いＳ　ｉＯｔ　ｇ　２上に形成されたＭＯＳ
。
ＦＥＴのソース領域１１はピッド線に、また、ゲート電
極９はワード線として配線される。
このように構成されたＩＣメモリにおいては、容量部が
細孔内に設けられた誘電体膜４をはさんで形成されるた
め容量の平面密度が上がる。このため容量部の面積を大
巾に縮小することか可能である。更にピッド線が厚い５
ｉＯｚ［上に形成されるため寄生容量が減少しＳ／Ｎ比
が改善される。
従ってそれに相当する容量部の面積を削減することがで
きる。
また、情報の電荷蓄、積部が誘電体膜４に囲まれた容量
電極５内にあるため、α粒子等の入射により電子と正孔
が発生しても容量電極５の内部で再結合して削減するの
で蓄積された電荷を変化させることはなくなる。すなわ
ち、８ｉ基板１が負にバイアスされていても容量電極５
内で発生した正孔は誘電体膜４に阻止されてＳｉ基板１
に移動することはない。更に、情報の電荷が誘電体膜４
に囲まれた細孔部内に蓄積されているため、細孔部が接
近してもセル間の干渉は極めて小さいものとなる。従っ
てセル間隔を狭めることができるためＩＣメモリの高密
度が促進される。
さらに−ＭＯＳ、ＦＥＴのチャンネル領域１ｏがＳｉ基
板１に接続されているため、ＭＯＳ、Ｆ’ＥＴの基板電
位を制御することができるので、ソース領域１１とドレ
イン領域１２との間のリーク電流を非常に小さくするこ
とができる。従ってＩＣメモリの保持特性を大きく向上
させることができる。
上記実施例においてはＰ型半導体基板上にＮチャンネル
型ＭＯ８，ＦＥＴと容量部を構成する場合について述べ
たが、Ｐチャンネル型ＭＯ８，ＦＥＴを形成する場合も
同様の工程により製造することができる。
〔発明の効果〕
以上詳細に説明した工うに１本発明によれば。
厚い絶縁膜上のＭＯＳ、ＰＥＴのチャンネル領域を半導
体基板に接続し、容量部を細孔内に形成し。
容量電極をリース領域またはドレイン領域に接続した構
造にすることにより、ソフトエラー耐性が高く、かつ高
密度化され、しかも保持特性の優れた半導体記憶装置が
得られるのでその効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
ｆ）は第１図の実施例の製造方法を説明するための工程
断面図、第３図は従来のＩＣメモリを説明するための断
面図である。 １・・・・・・シリコン基板、２・・・・・・５ｉｆｔ
、＋４．３・・・・・・細孔、４・・・・・・誘電体膜
、５・・・・・・ドープドポリシリコン、６・・・・・
・開孔、７・・・・・・単結晶シリコン膜、８・・・・
・・ゲート酸化膜、９・・・・・・ゲート電極、１ｏ−
・・・・・チャンネル領域、１１・・・−・・ソース領
域、１２・・・・・・ドレイン領域、１３・・・・・・
絶縁膜、１４・・・・・・Ａ／配線。 代理人　弁理士　　内　原　　　晋　　　・第１　図 第２　図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に形成された細孔部と、該細孔部表面に設け
    られた誘電体膜と、該誘電体膜上に設けられた容量電極
    と、前記半導体基板の表面に形成されかつ開孔を有する
    絶縁膜と、該絶縁膜上に設けられかつ前記開孔を通して
    前記半導体基板と接続する無定形または多結晶または単
    結晶のシリコン膜と、該シリコン膜に設けられたトラン
    ジスタのソース領域またはドレイン領域と、前記開孔上
    に設けられた該トランジスタのチャンネル領域と、前記
    容量電極に接続する該トランジスタのドレイン領域また
    はソース領域とを含むことを特徴とする半導体記憶装置
    。
JP60175206A 1985-08-09 1985-08-09 半導体記憶装置 Pending JPS6235668A (ja)

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