JPS63217656A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はＤＲＡＭ　（グイナミソクＲＡＭ）等の半導体
記憶装置の製造方法に関する。

Ｂ１発明の概要 本発明は、半導体基板上にキャパシタとして用いられる
溝部を形成し、その側部にトランスファゲートとしての
トランジスタを形成する半導体記憶装置の製造方法にお
いて、溝部に充填された多結晶半導体層およびその側部
に開口された開口部から略メモリセル平面形状の半導体
層を結晶成長させることにより、メモリセルのサイズの
縮小化を実現するものである。

Ｃ９従来の技術 ＤＲＡＭ等の半導体記憶装置においては、素子の微細化
が進められており、１Ｍビット、４Ｍビット、１６Ｍビ
ット、・・・とその集積度が向上している。

このように高集積化がなされる半導体記憶装置のメモリ
セルの構造として、特に平面上メモリセルのサイズを小
さくできることがら、電荷を蓄積するためのキャパシタ
を溝部（トレンチ）とするものがある。

第４図は、このような溝部をキャパシタとする半導体記
憶装置の一例を示す断面図であり、Ｐ型の半導体基板４
１に溝部が形成され、その溝部の内壁にキャパシタ下部
電極となるＰ十型の不純物領域４８と誘電体層４２とが
形成されている。その誘電体層４２の内側には多結晶シ
リコン層４３が充填されており、この多結晶シリコン層
４３はキャパシタの電極のうち上部電極として用いられ
る。多結晶シリコンｌ１ｉ４３の側部にはトランスファ
ゲートとしてのＭＯ３Ｉ−ランジスタが設けられており
、そのソース・ドレイン領域４７はビット線と開口部を
介して接続し、ゲート電極４６はワード線として用いら
れ、そして、ソース・ドレイン領域４５は上記多結晶シ
リコン層４３の上部を延在した延在部４４と開口部４９
を介して接続する。

このような構造を有した半導体記憶装置は、信号電荷が
上記多結晶シリコン層４３に蓄積されてメモリ動作を行
い、読み出す際にはトランジスタがオンとなって、例え
ば上記多結晶シリコン層４３、延在部４４．ソース・ド
レイン領域４５およびソース・ドレイン領域４７の経路
で電荷が移動することになる。

Ｄ８発明が解決しようとする問題点 しかしながら、上述の構造からなる半導体記憶装置にお
いては、多結晶シリコン層４３の延在部４４とソース・
ドレイン領域４５が接続される構造となっているが、コ
ンタクトのためにゲート酸化膜の一部を開口して延在部
４４をソース・ドレイン領域４５上に形成する必要が生
じ、その工程は複雑となる。そして、特に半導体記憶装
置の微細化を図った場合に、上記延在部４４と上記多結
晶シリコン層４３の十分な接続が困難になる等の問題が
生じ、したがって、微細化は容易ならないものとなって
いた。

そこで、本発明は上述の問題点に鑑み、半導体記憶装置
の微細化を容易に実現し得る半導体記憶装置の製造方法
を提供することを目的とする。

Ｅ１問題点を解決するための手段 本発明は、半４体基板に溝部を形成し、その溝部の内壁
にキャパシタ下部電極と誘電体膜とを形成する工程と、
上記キャパシタ下部電極と誘電体膜とが形成された上記
溝部に多結晶半導体層を充填する工程と、上記溝部の側
部の上記半導体基板の一部を開口部から露出させる工程
と、選択エピタキシャル成長を行って上記開口部および
上記多結晶半導体層から略メモリセル平面形状の半導体
層を結晶成長させる工程と、上記半導体層を絶縁膜で被
覆する工程と、上記絶縁膜上にゲート電極を形成し、上
記半導体層に不純物を導入する工程とからなることを特
徴とする半導体記憶装置の製造方法により上述の問題点
を解決する。

Ｆ２作用 溝部に充填される多結晶半導体層はキャパシタの一方の
電極として機能するが、本実施例においては、更にプロ
セス上選択エピタキシャル成長による結晶成長の種（シ
ード）としても機能する。

すなわち、この多結晶半導体層とトランスファゲートの
不純物領域との接続を、選択エピタキシャル成長により
当該多結晶半導体層および開口部から結晶成長する半導
体層によって行う、ここで、この半導体層の結晶成長は
、上記多結晶半導体層と上記開口部の位置に依存して略
メモリセル平面形状に即したものとなり、このためメモ
リセルの縮小化を図り、半導体記憶装置の微細化を実現
することができる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

本実施例の半導体記憶装置の製造方法は、開口部と多結
晶シリコン層を結晶成長の種として用い、略メモリセル
平面形状の半導体層を成長させて、メモリセルのサイズ
の微細化を実現するものである。以下、本実施例をその
工程に従って第１図ａ〜第１図Ｃを参照しながら説明す
る。

（ａｌ　　まず、第１図ａに示すように、Ｐ型のシリコ
ン基板等である半導体基板１０上に溝部をＲＩＥ（反応
性イオンエツチング）法等により形成し、その溝部の内
壁にキャパシタ下部電極となるＰ＋型の不純物領域１１
を形成する。このＰ＋型の不純物領域１１の後、溝部の
内壁を含む全面を酸化し誘電体膜１２を形成する。この
誘電体膜１２は窒化膜を含むものであっても良い。そし
て、溝部を含む全面に多結晶半導体層である多結晶シリ
コン層１３を被着形成し、溝部以外に形成された多結晶
シリコン層１３を除去して上記Ｐ＋型の不純物領域１１
と誘電体膜１２とが形成された溝部に多結晶シリコン層
１３を充填する。この多結晶シリコン層１３はキャパシ
タの上部電極として信号電荷が送られると共に次の結晶
成長の種として機能する。

（ｂｌ　　次に、第１図すに示すように、多結晶シリコ
ン層１３が充填された溝部の側部の上記半導体基板１０
の一部に開口部１５を形成する。この開口部１５は半導
体基板１０上の誘電体層１２を窓明けして得ることがで
き、この開口部１５の位置は、特に略メモリセル平面形
状の半導体層を成長させる目的から、例えば一対の溝部
の中点近傍に形成される。

そして、このような開口部１５を形成することで、単結
晶の半導体基板１０が露出することになる。その結果、
表面上半導体材料が露出しているのは、その開口部１５
の領域と、上記溝部の充填された多結晶シリコン層１３
のみとなり、その他の領域は絶縁膜である誘電体層１２
等に被覆されることになる。

次に、このような表面に対して選択エピタキシャル成長
を施す０選択エピタキシャル成長は、シリコン等の半導
体層を堆積するガスと半導体層を除去するためのガスを
混合して行われ、単結晶の半導体材料や多結晶の半導体
材料が露出した領域上のみ結晶成長するものである０本
実施例においては、上述のように開口部１５と多結晶シ
リコン層１３．１３をそれぞれ種（シード）として、徐
々に結晶成長する。このため開口部１５と多結晶シリコ
ン層１３．１３の位置に応じたパターンで半導体層を得
ることができ、換言すれば、一対の多結晶シリコン層１
３の中点近傍に開口部１５を配置し、これら開口部１５
と多結晶シリコン層１３．１３より結晶成長を行うこと
で矩形状のパターンのメモリセル平面形状に即した半導
体層１４を得ることができる。なお、半導体層１４は平
坦化のため厚く形成したものを所定の厚みにエッチバン
クしたものであっても良い、また、メモリセル平面形状
も矩形状のパターンに限定されない。

また、半導体層１４は選択エピタキシャル成長法により
略メモリセル平面形状とされ、そのパターニングは不要
となり得るが、さらに確実な素子間分離のためにメモリ
セル平面形状のバターニングを行うこともできる。

（Ｃ１選択エピタキシャル成長により半導体Ｊｉｉ１４
を形成した後、第１図Ｃに示すように、半導体層１４の
表面酸化を行ってゲート酸化１１！１６を形成する。次
に、ワード線として機能する配線層１７゜１７が形成さ
れ、この配線７１！ｆ１７，１７とセルファラインで上
記半導体層１４に不純物が導入される。この不純物が導
入された領域１８は、トランスファゲートのソース・ド
レイン領域として機能し、配線層１７．１７の下部領域
である領域１９゜１９はチャンネル形成領域として機能
することになる。なお、この不純物の導入によって、上
記開口部１５の半導体基板１０にも不純物が多少拡散す
る。また、トランスファゲートのチャンネルは単結晶で
あることが好ましいことから、上記配線層１７．１７は
上記開口部１５の近くに形成される。

続いて、ＰＳＧ、Ａｓ５Ｇ膜等の眉間絶縁膜を配し、コ
ンタクトホールを形成した後、Ａｆ膜等のビット線を形
成することで半導体記憶装置が完成することになる。

本実施例の半導体記憶装置の製造方法では、上述のよう
に、選択エピタキシャル成長によって、トランスファゲ
ートのソース・ドレイン領域が形成される半導体１ｉ１
４を得ることができ、しかも、この半導体層１４は多結
晶シリコン層１３および開口部１５を種として結晶成長
している。このため上記多結晶シリコン層１３および開
口部１５の位置によりメモリセル平面形状に即した矩形
の半導体層１４を得ることができ、メモリセルのパター
ンに無駄がなくなることから、半導体記憶装置の微細化
を図ることができる。

また、上記半導体層１４は、キャパシタ上部電極として
の多結晶シリコンＮ１３より結晶成長している。このた
め、その接続は十分なものであり、従来のような延在部
の形成や配線層の形成は不要である。

次に、第２図および第３図を参照して、完成した半導体
記憶装置についても説明する。

第２図は、本発明の半導体記憶装置の製造方法により製
造された半導体記憶装置の一例の断面図である。なお、
第１図ａ〜第１図Ｃに図示したものとは溝部の形状が多
少異なっている。

この半導体記憶装置は、第２図に示すように、Ｐ型の半
導体基板２０に複数の溝部が形成され、それぞれの溝部
にキャパシタ下部電極となるＰ＋型の不純ｖｙＪｊＩ域
２１と誘電体層２２が形成され、さらにその溝部を充填
するようにキャパシタ上部電極である多結晶シリコン層
２３が形成されている。この多結晶シリコン１１２３の
上端部２３ａには選択エピタキシャル成長により結晶成
長した半導体層２５が形成されており、特にこの半導体
層２５の結晶成長は、上記多結晶シリコン層２３の上端
部２３ａと一対のキャパシタ間に形成された開口部２６
とを種として行われている。したがって、その半導体１
１ｉ２５の平面形状は略メモリセル平面形状となり、装
置全体の微細化には好適である。

上記半導体層２５には、ゲート酸化膜を介して形成され
たワード線２７とセルファラインで不純物が導入されて
おり、この不純物の導入によって当該半導体層２５の一
部はソース・ドレイン領域として機能する。上記ワード
線２７やゲート酸化膜に被覆された半導体層２５の上部
には眉間絶縁層２８が被着形成されており、一対のワー
ド線２７．２７の間の領域であって上記開口部２６の上
部にはコンタクトホール２９が形成されている。

そして、このコンタクトホール２９を介してビット線３
０が接続している。

このような構造の半導体記憶装置は、上記ビット線３０
を介してデータの書き込みや読み出しが行われものであ
り、その際、各ワード線２７に信号が供給されトランス
ファゲートが開閉して動作することになるが、上述のよ
うな工程から、多結晶シリコン層２３と開口部２６とか
らの結晶成長によって半導体層２５を形成しており、そ
の結晶成長の形状は略メモリセル平面形状であることか
ら、有効に装置全体の微細化を実現することができる。

また、キャパシタ上部電極としての多結晶シリコンＩＷ
２３とトランスファゲートのソース・ドレイン領域との
接続が従来の問題となっていたが、本実施例では、その
トランスファゲートのソース・ドレイン領域は上記多結
晶シリコン層２３から一体に結晶成長した半導体層２５
であり、その接続は容易なものとなる。

また、多結晶シリコン層２３は、Ｐ型の半導体基板１０
に対してキャパシタ下部電極であるＰ４型の不純物領域
２１や誘電体層２２を介して形成されており、このため
α線や電荷のリーク等にも十分強い構造となっている。

次に、第３図を参照して、このような半導体記憶装置の
平面レイアウトについて説明する。なお、第３図は、第
２皿に示した半導体記憶装置の平面レイアウトの一例で
あり、図中Ａ−Ａ線が第２図の断面図に該当する。

この第３図において、斜線部は多結晶シリコン層２３の
上端部２３ａであり、クロスラインが施された矩形パタ
ーンは上記開口部２６である。そして、一対の上端部２
３ａと開口部２６を囲むような矩形パターンが、これら
上端部２３ａと開口部２６から選択エピタキシャル成長
により結晶成長させて形成された半導体１’ｉ２５であ
る。なお、ワード線２７は点線で示され、ビット線につ
いては図示を省略している。

ここで、一対のトランスファゲートと一対のキャパシタ
を有した領域は、共通の半導体層２５を用いることにな
り、この半導体層２５は、上述のように、一対の多結晶
シリコン層２３の各上端部２３ａと上記開口部２６を種
として結晶成長により形成される。このため、その成長
の際には、これら種を中心として徐々に半導体層の領域
が拡大して行くことになるが、多結晶シリコン層２３の
上端部２３ａを種とした多結晶の半導体層と上記開口部
２６を種とした単結晶の半導体層とが接するところで選
択エピタキシャル成長を止めることで、その半導体層は
略メモリセル平面形状となり、素子間分離や多結晶シリ
コン層２３との接続はそのまま行われるものとなる。こ
のため、微細な加工に伴うマスク合わせのマージン等の
領域を節約することが可能となり、全体として半導体記
憶装置の微細化を図ることができる。

なお、第３図に示した平面レイアウトは一例であって特
に限定されるものではない、また、結晶成長の種の位置
は、メモリセル平面形状に即するような結晶成長を実現
する位置であれば他の位置であっても良い。また、開口
部や多結晶シリコン層の個数もさらに多数のものであっ
ても良い。

Ｈ２発明の効果 本発明の半導体記憶装置の製造方法は、上述のように開
口部と多結晶シリコン層とからの結晶成長により半導体
層を形成することができ、しかもその位置から略メモリ
セル平面形状の半導体層を得るものである。このため接
続を容易なものとし、製造される半導体記憶装置全体の
微細化を図ることができる。

また、製造された半導体記憶装置は、高密度で素子が配
されるのみならず、α線や電荷のリーク等にも強い構造
となる。

【図面の簡単な説明】

第１図ａ〜第１図Ｃは本発明の半導体記憶装置の製造方
法をその工程に従って説明するための断面図、第２図は
本発明の半導体記憶装置の製造方法を適用して製造され
る半導体記ｊｔ１１装置の一例を示す断面図、第３図は
本発明の半導体記憶装置の製造方法を適用して製造され
る半導体記憶装置の一例の平面レイアウトを示す平面図
、第４図は従来の半導体記憶装置の構造を示す断面図で
ある。 １０　・・・−・−・−・−・・・・Ｐ型の半導体基板
１１−・・−−−−−−−・・・Ｐ十型の不純物領域１
２・−・・・−・・−・・−・・誘電体層１３　・−・
・・・−・−・−・多結晶シリコン層１４・・−・・・
・−・・−・・−・−半導体層１５−・・−・−・・−
・−・・開口部１７−・−−−−−−−−・・−・・配
線層特　許　出　願　人　　ソニー株式会社代理人　　
　弁理士　　　　　小泡　晃第４図

Claims (1)

1. 【特許請求の範囲】 　半導体基板に溝部を形成し、その溝部の内壁にキャパ
   シタ下部電極と誘電体膜とを形成する工程と、 上記キャパシタ下部電極と誘電体膜が形成された上記溝
   部に多結晶半導体層を充填する工程と、上記溝部の側部
   の上記半導体基板の一部を開口部から露出させる工程と
   、 選択エピタキシャル成長を行って上記開口部および上記
   多結晶半導体層から略メモリセル平面形状の半導体層を
   結晶成長させる工程と、 上記半導体層を絶縁膜で被覆する工程と、 上記絶縁膜上にゲート電極を形成し、上記半導体層に不
   純物を導入する工程とからなることを特徴とする半導体
   記憶装置の製造方法。