JPH03129769A - ダイナミックｒａｍ記憶素子及び製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル集積回路の分野、特に、ダイナミ
ックＲＡＭ記憶素子に関する。

［従来の技術］ 少数の種類の電子部品が、ダイナミックＲＡＭ記憶素子
（ＤＲＡＭ）として多くの技術者の注目を集めている。

最も一般的に使用されている記憶素子は、１トランジス
ター１コンデンサ型である。

このトランジスタは転送ゲートトランシタであり、同ト
ランジスタに接続するビット線に出入する電流を制御す
る。通常、５ｖの電圧がこのコンデンサの両端間に印加
されて論理の１を表示し、及びＯＶがこのコンデンサの
両端間に印加されて論理の０を表示する。データは、こ
の転送ゲートトランシタをターンオンしかつこのコンデ
ンサ内に蓄積されている電荷を測定することによって、
この記憶素子から読み出される。マイクロコンピュータ
のような、多くのディジタル装置に利用可能な複雑な応
用に対しては、高度の要求が記憶素子の容量に課せられ
る。このことが、単一チップ上に可能な限り多くの記憶
容量を詰め込むように強制する。移しい技術者の能力と
時間が、単一チップ上に極めて多数の記憶素子を配設す
るように記憶素子の寸法を縮小する仕事に投入されてい
る。記憶素子のこのような型式の１つは、トレンチ（溝
）コンデンサ型記憶素子である。

トレンチコンデンサ型記憶素子においては、トランジス
タは、半導体基板の主表面内に形成される。このトラン
ジスタは、基板の主表面内からエツチングされたトレン
チと呼ばれる溝内に又はこれを取り囲む具合に形成され
る。トレンチをめぐりこのコンデンサを形成することに
よって、基板の主表面の所与の面積当たりより大きな静
電容量値を達成することができる。先行技術におけるこ
のような記憶素子の例は、１９８８年１月２６日付発行
されかつ本願の譲受人に譲受された発明者ベーグリー（
Ｂａｇｌｅｅ）他の米国特許第４．　７２１゜９８７号
、１９８０年９月３０日発行かつ本願の譲受人に譲受さ
れた発明者キュオ（Ｋｕｏ）の米国特許第４，２２５．
９４５号及び１９７６年１２月１１日公告された発明者
スナミの日本国公開特許出願昭５１−１３０１７８号で
ある。

［発明が解決しようとする問題点］ トレンチコンデンサ型記憶素子は、記憶素子の表面面積
を実質的に減少する。しかしながら、これらの型式の記
憶素子は、複雑であるため、低歩留り及び製造費上昇の
原因になる。加えて、記憶素子自体は縮小されているけ
れども、記憶素子間の分離面積は、依然、可なりの量の
表面領域を占める。

Ｅ問題を解決するための手段］ 本発明の説明される実施例は、記憶素子及びこの記憶素
子の製造方法を提供する。この記憶素子は、トレンチコ
ンデンサ型であり、基板の主表面上に形成されるトラン
ジスタを有しかつトレンチの周辺を囲む基板内に形成さ
れたコンデンサを有する。コンデンサとトランジスタは
、基板と反対導電形を有する埋込み強ドープ領域によっ
て互いに接続される。埋込み強ドープ領域と同じドーピ
ング形を有するドープ電荷蓄積領域が、トレンチを囲む
。フィールド導電層が、誘電体層によって蓄積領域から
隔てられたトレンチ内に形成される。

フィールド導電層は、記憶素子間の分離面積上に広がり
、それによって、最小表面面積を使用して記憶素子間の
分離を施す。トレンチがＮ＋形埋込み強ドープ領域を通
してエチングされるとき、酸化シリコンの環が、このＮ
＋形埋込み強ドープ領域を保護するように形成される。

自己整合処理が転送ゲートトランジスタのソースとドレ
インの形成に使用され、及びトランジスタのソース領域
とドープ蓄積領域層との間の接続はＮ＋形埋込み強ドー
プ領域によって行われる。側壁窒化ンリコン層であるパ
ッシベーションフィラメントが、第１多結晶シリコン層
であるフィールド導電層と第２多結晶シリコン層である
語線との間の介在絶縁層の側壁を保護するように形成さ
れる。

この記憶素子を製造する方法は、小寸法の記憶素子と処
理変動に起因する歩留り損失を最少化するために複雑で
ない処理を施すように可能な限り多くの自己整合処理を
使用する比較的簡単な方法を提供する。この記憶素子を
製造する方法の実施例は、次のステップを含む。すなわ
ち、基板内にトレンチを形成するステップ、このトレン
チの壁をドーピングするステップ、全面的な第１絶縁層
を形成するステップ、全面的な第１導体層を形成するス
テップ、開口がトレンチの付近にあるように、この第１
導体層と第１絶縁層内にこの開口を形成し、かつこれに
よって基板の主表面を露出するステップ、この開口内に
おいて基板上に第２絶縁層を形成するステップ、 この開口内において第２絶縁層の部分を覆うゲートを配
設するために第２導電層を形成しかつパターン化するス
テップ、及び この開口下のかつゲートによって覆われない基板の部分
内にドープ物質の原子を注入するステップ。

［実施例］ 第１図は、本発明の工実施例の電気的特性を示す概略電
気回路図である。第２図は、本発明の（実施例に含まれ
る４つの記憶装置の平面配置を示す配置図である。第３
図は、第２図に示された実施例の１つの記憶素子の切り
取り線ＡＡに沿う断面図である。

第４Ａ図から第４Ｈ図は、第３図に示された記憶素子を
製造する処理を通しての各ステップにおける、それぞれ
、第３図の断面に沿う断面図である。

第１図の回路図は、配列に構成するように置かれた４つ
の記憶装置５−１から５−４の配置を示す。第１図の配
列は、折り返しビット線構造内において機能するのに特
に適合している。折り返しビット線構造においては、語
線３−１から３−４のような語線は、他の個々の列内の
記憶素子の転送ゲートトランジスタ１−１−１から１−
２−２までのゲートに接続されている。これによって、
読取り増幅器がその比較回路の１つの入力端子をビット
線４−１などのビット線に接続され、その比較回路の他
の入力端子をビット線４−２などの付近のビット線に接
続されるというような読取り増幅器の接続が可能になる
。動作中、高電圧信号が語線３−３などの１本の語線に
印加されると、トランジスタ１〜１−２がターンオンす
る結果、コンデンサ２−１−２をビット線４−１に接続
する。一方、語線３−３に印加される信号によって、ど
のトランジスタも蓄積コンデンサをビット線４−２に接
続することはない。それゆえ、ビット線４−２は、読取
り増幅器に対する平衡負荷として使用され、ビット線４
−１の特性を正確に平衡させる。このことは、２本のビ
ット線間に極めて正確な負荷制御を与えるために、予充
電回路と疑似記憶装置（＋］ｕｍｍｙ　ｍｅｍｏｒｙ　
ｃｅｌｌ）と関連して、通常、行われる。もし書込み信
号がビット線４−１に印加されるならば、この信号がコ
ンデンサ２−１−２内に蓄積され、語線３−３上に供給
される信号は論理の０にされる結果、ビット線４−１上
に供給される信号のコンデンサ２−１−２内への蓄積が
完全になされる。

第２図は、第１図に示された本発明の実施例の平面配置
図であり、破線は第２図の平面図内で記憶素子５−１か
ら５−４が配置されている場所を示す。記憶素子５−２
のトランジスタ１−１−２及びコンデンサ２−１−２は
、第２図に表示されている。ビット線４−１からトラン
ジスタ１−１−２のドレイン領域への接触は、接点８に
おいて作られる。トランジスタ１−１−２のゲートは、
語線３−３の部分である。第１図の参照記号に相当する
記号を有する構成要素は、第１図の概略回路図内に表示
されている機能を遂行する。

第３図は、第２図の切り取り線ＡＡに沿ってとられた記
憶素子５−２の概略断面を示す。ゲート１３は、語線３
−３の部分であってドレイン領域１２とソース領域１４
との間の電流を制御する。

ドレイン領域１２及びソース領域１４は、基板１６と反
対の導電形である。説明されている実施例においては、
基板１６はＰ形であり及びソース領域１２とドレイン領
域１４はＮ＋形である。また、説明されている実施例に
おいては、基板１６は、結晶シリコン半導体基板である
。ビット線４−１は、接点１８を通してドレイン領域１
２に接続されている。導電率及び接点保全性は、ドレイ
ン領域１２の表面上に形成されるケイ化チタン層２０に
よって保証されている。導電率は、なおまたソース領域
１４の表面上に形成されるケイ化チタン層２２によって
保証されている。

電荷は、Ｎ＋形ドープ蓄積領域２４上に蓄積される。ソ
ース領域１４と蓄積領域２４との間の接続は、Ｎ＋形埋
込み強ドープ領域２６によって行われる。加えて、厚い
二酸化シリコン領域２８がＮ＋領域２６と蓄積領域２４
との間の隅において低減した容量結合を生じる結果、こ
れら２つの領域間の隅における高フィールド漏れ作用を
減少する。フィールド導電層３０及び蓄積領域２４は、
誘電体層３２と共に記憶装置５−２の蓄積コンデンサ２
−１−２を形成する。

厚い二酸化シリコン領域２８は、誘電体層３２の部分を
形成するために使用される酸化ステップ中に形成される
。フィールド導電層３０および蓄積領域２４は、誘電体
層３２によって隔てられる。

フィールド導電層３０は、また、基板１６内の誘電体層
３４を横断するフィールド分離作用を介して付近の記憶
装置間の分離を施す。例えば、誘電体層３４は、二酸化
シリコン層であることができる。フィールド導電層３０
は、選択された電位に接続される結果、適当な絶縁レベ
ルを与える。二酸化シリコン層３６は、フィールド導電
層３０と語線３−４との間の分離を施す。側壁窒化シリ
コン層３８は、介在二酸化シリコン層３６の保全性を増
しかつフィールド導電層３０とソース領域１４との間に
向上した分離を施す。側壁二酸化シリコン領域４０は、
語線３−３とソース領域１４、ドレイン領域１２との間
の向上した分離を施す。

加えて側壁二酸化シリコン領域４０は、ケイ化チタン層
２０．２２及びドレイン領域１２、ソース領域１４の製
造に援用される。

第４Ａ図から第４Ｈ図は、第３図の記憶素子５−２の製
造に使用されるステップを示す断面図である。第４Ａ図
から第４Ｈ図に示された処理は、第４Ａ図において示さ
れたＰ形基板を以て開始される。二酸化シリコンの誘電
体層３４が、基板１６の表面上に、約２０分間、９００
℃の温度下での酸素雰囲気中の熱酸化を使用して、約４
００への厚さに形成される。Ｎ＋形強ドープ領域２６が
、約１００　ｋｅＶのエネルギーかつ２×１０１５個数
／ｃＩｎ２の密度のヒ素イオンを使用して、二酸化シリ
コンの誘電体層３４を通してイオン打込みすることによ
って形成される。このイオン打込みは、次いで約１００
分間、不活性雰囲気中で約９００℃の温度下での加熱ス
テップを使用して内部へ拡散駆動される。この結果、第
４Ａ図に示されるような構造が得られる。

二酸化シリコンの誘電体層３４は、次いで、パターン化
され、第４Ｂ図に示されるようにエツチングされて開口
４２を生じる。本実施例においては、開口４２は、約０
．９５帥Ｘ０．９５μｍ寸法の正方形開口である。基板
１６は、次いで、１９８８年１１月１５日付発行されか
つ本願の譲受人に譲受された発明者タグラス（Ｄｏｕｇ
ｌａｓ）の米国特許第４，７８４．７２０号に開示され
ているような高度の異方性エツチングを施される。この
米国特許は、本明細書に参考資料として収録されている
。

第４Ｃ図の構造は、次いで、第４Ｂ図に示されるように
トレンチ４４を形成するように約５μｍの所望の深さに
達するまで高度な異方性エツチングを施される。本実施
例においては、トレンチ４４は、底に向けてテーパを付
けられた正方形角筒である。トレンチ４４の側壁領域が
、約１００ｋｅＶのエネルギー及び約５×１０　個数／
印２の密度５ を有するヒ素イオンによるイオン打込みを使用してドー
プされる。このイオン打込みは、約６０秒間、約９００
℃の温度下での窒素雰囲気中で内部へ拡散駆動されかつ
イオン打込みによる損傷がアニールされ、その結果、第
４Ｂ図に示される構造を生じる。

窒化シリコンの誘電体層３２が、次いで、第４Ｃ図に示
されるように、気相化学蒸着を使用して約１８０人の厚
さに堆積される。窒化シリコンの誘電体層３２は、次い
で、約２０分間、約９００℃の温度下での蒸気中の熱酸
化によってシールされる。代替実施例においては、二酸
化シリコンの誘電体層３２が、約１００への極めて薄い
窒化シリコン層によって覆われた約６０への薄い二酸化
シリコン膜を含むことができる。この窒化シリコン層は
、次いで、酸化されて極めて薄い頂上二酸化シリコン層
となり、高品質の誘電体層を生じる。

この技術は、更に詳しくは、１９８６年３月２５１１付
発行されかつ本願の譲受認に譲受された発明者バーケン
（Ｈａｋｅｎ）の米国特許箱４．　５７７、　３９０号
に記載されている。

気相化学蒸着によって堆積された多結晶シリコン層は、
第４Ｃ図の構造上に約２，５００人の厚さにかつ２５Ω
／口の抵抗にドープされる。化学気層蒸着は、共形的（
整合）堆積を生じ、これがトレンチ４４の壁に渡って均
一な厚さを生じる。

二酸化シリコン層が、次いで、トレンチ４４の残り開口
の少なくとも二倍の厚さに、この場合、約５．５００Å
の厚さに、化学気相蒸着によって堆積される。この二酸
化シリコン層は、エッチバック平面化技術を使用して平
面化される。約２．５００人の追加の二酸化シリコン層
が、次いで、平面化された表面に堆積される。これによ
って、トレンチ４４を完全に充填し、第４Ｄ図に示され
るように二酸化シリコン層３６である頂上層上に比較的
平坦な均一表面を生じる。

二酸化シリコン層３６及び多結晶シリコン層であるフィ
ールド導電層３０が、次いで、標準的なホトリソグラフ
ィーとエツチング技術を使用してパターン化される。窒
化シリコン層（図には示されていない）は、次いで、化
学気相蒸着を使用して全面的に堆積される。この窒化シ
リコン層は、更に、異方性エチングを使用してエツチン
グされ、これによって第４Ｅ図に示されるように側壁窒
化シリコン層３８を残す。異方性エツチングは、二酸化
シリコンの誘電体層３４の露出部分を除去するのに使用
され、その結果、その跡に基板１６を露出する。これに
よって、もちろん、二酸化シリコン層３６の部分も除か
れるが、しかし、二酸化シリコン層３６は二酸化シリコ
ンの誘電体層３４よりは遥かに厚いので、その厚さの減
損は事実上問題ない。熱酸化ステップは、約１０分間、
約９００℃の温度下で酸素雰囲気中で実行され、その結
果、第４Ｆ図に示されるように二酸化シリコン層４１を
形成する。多結晶シリコン層４３が、次いで、化学気相
蒸着を使用して堆積され、及び約３．５００への厚さに
かつ７０Ω／口の抵抗率にドープされる。多結晶シリコ
ン層４３は、次いで、標準的なホトリソグラフィー技術
を使用してパターン化されかつエツチングされて、第４
Ｇ図に示されるように語線３−３及び３−４を配設する
。

弱ドープ領域（図には示されいない）が、このステップ
で１５０ｋｅＶのエネルギー及び約１×１０１５個数／
　ｃｍ　２の密度を有するヒ素イオン打込みを使用して
形成される。二酸化シリコン層（図には示されていない
）が、次いで、全面的に約２，１００人の厚さに堆積さ
れ、かつ更に異方性エツチングされて第４Ｇ図に示され
るように側を二酸化シリコン４０を形成する。

第４Ｇ図の構造は、次いで、約１５０　ｋｅＶのエネル
ギー及び約３×１０　個数／ｃｍ２の密度での５ ヒ素イオンのイオン打込みステップに付される。

このイオン打込みは、次いで、内部へ拡散駆動される結
果、第４Ｈ図に示されるようにドレイン領域１２及びソ
ース領域１４を形成する。約１，５００Åの厚さを有す
るチタン層（図には示されていない）が、次いで、第４
Ｈ図の構造の表面にスパッタされかつアニールされるこ
とによって第４Ｈ図に示されるようにケイ化チタン領域
２０を生成する。反応しなかったチタンとチタンの直接
反応処理で生じた他の副産物は、化学エツチングによっ
て除去される。この処理は、１９８５年１０月８日発行
された発明者ラウ（Ｌａｕ）の米国特許箱４．５４５．
１１６号及び１９８３年５月１７１１付発行された発明
者タツシュ（Ｔａｓｃｈ）の米国特許箱４，３８４，３
０１号に、更に詳細に記載されており、これら両米国特
許出願とも本願の該受入に譲受されておりかつ両方とも
本明細書に参考資料として収録されている。二酸化シリ
コン層が、次いで、第４Ｈ図の構造の表面に化学蒸着に
よって約７．８００への厚さに形成されかつパターン化
される結果、第３図に示されたような介在二酸化シリコ
ン層４５を形成する。チタン／タングステン層が、次い
で、二酸化シリコン層４５の表面上及び接点１８内へ約
５，１００への厚さにスパッタされる。このチタン／タ
ングステン層はビット線４−１を形成し、このビット線
はケイ化チタン層２０によってドレイン領域１２に接触
する。

本発明の特定の実施例が、ここに、説明されたけれども
、これは本発明の範囲を限定するように解釈されるべき
ではない。本実施例は、代表目的例にすぎず、本発明の
更に他の多くの実施例が、本明細書に照らし当業者にと
って明白であろう。

本発明は、前掲の特許請求の範囲によってのみ限定され
る。

［発明の効果］ 本発明の説明された実施例は、分離及び静電容量強化の
目的のために集積フィールド導電層を配設することによ
って、記憶素子間のフィールド酸化領域のような不要な
要素を除去して高密度記憶装置を与える。Ｎ＋形強ドー
プ領域２６は、転送ゲートトランジスタのソース領域１
−１−２と蓄積領域２４との間の自己整合を施す。狭い
拡散かつ多結晶シリコン領域の低導電率は、これらの領
域のケイ化にによって克服される。

以上の説明に関して更に以下の項を開示する。

（１）　　ダイナミックＲＡＭ記憶素子であって、基板
内に形成された溝と、 前記基板内に形成された前記記憶素子と前記化の記憶素
子との間の前記基板の領域内において前記溝の壁上に及
び前記基板の主表面上に形成された第１絶縁層と、 前記第１絶縁層上に形成されたフィールド導電層と、 前記基板内に形成されかつ前記フィールド導電層の付近
の前記基板部分からチャネル領域によって隔てられてい
るドレイン領域と、 前記チャネル領域の付近の基板上に形成されたゲート絶
縁層と、 前記ゲート絶縁層上に形成されたゲートと、を包含する
ことを特徴とする前記記憶素子。

（２）　　第１項記載の記憶装置において、前記溝は正
方形角筒形満であることを特徴とする前記記憶素子。

（３）　　第１項記載の記憶素子において、前記第１絶
縁層は二酸化シリコンを含むことを特徴とする前記記憶
素子。

（４）　　第１項記載の記憶素子において、前記第１絶
縁層は二酸化シリコンと、窒化シリコンと、二酸化シリ
コンの３つの層構造を含むことを特徴とする前記記憶素
子。

（５）　　第１項記載の記憶素子であって、前記基板と
反対導電形を有しかつ前記溝を囲む前記基板の主表面に
沿い形成される強ドープ領域を更に包含することを特徴
とする前記記憶素子。

（６）　　第１項記載の記憶素子において、前記フィー
ルド導電層は多結晶シリコンを含むことを特徴とする前
記記憶素子。

（７）　　第１項記載の記憶素子であって、前記ドレイ
ン領域に電気的に接続されたビット線を更に包含するこ
とを特徴とする前記記憶素子。

（８）　　第１項記載の記憶素子であって、前記ゲート
に電気的に接続された更に語線を包含することを特徴と
する前記記憶素子。

（９）　　第１項記載の記憶素子において、前記ゲート
絶縁層は二酸化シリコン層を含むことを特徴とする前記
記憶素子。

（１０）　　動的等速呼出し記憶素子であって、第１導
電形を有する半導体基板内に形成される溝と、 前記溝と基板の主表面とが交差する前記溝を囲む前記基
板内で第２導電形を有する第１ドープ領域と、 前記溝の残りを囲む前記基板内で前記第２導電形を有す
る第２ドープ領域と、 前記記憶素子と前記基板内に形成された付近の記憶素子
との間に分離が要求される面積内において前記溝の表面
上と前記基板の主表面上に形成される第Ｉ絶縁層と、 前記第１絶縁層上に形成されるフィールド導電“石と、 前記主表面に沿って前記基板内に形成されかつ前記第１
ドープ領域からチャネル領域によって隔てられている第
３ドープ領域と、 前記チャネル領域の付近の前記主表面上に形成される第
２絶縁層と、 前記第２絶縁層上に形成されるゲートと、前記ゲートの
側壁上と前記フィールド導電層の側壁上に形成される側
壁絶縁層と を包含することを特徴とする前記記憶素子。

（１１）　　第１０項記載の記憶装置であって、第２導
電形を有しかつ前記第１ドープ領域及び前記第３ド；〒
プ領域より低いドープ物質密度を有する弱ドープ領域で
あって前記主表面に沿って形成されかつ前記チャネルと
前記第１ドープ領域、前記第３ドープ領域との間に配置
される前記弱ドープ領域を更に包含することを特徴とす
る前記記憶素子。

（１２）　　ダイナミックＲＡＭ記憶素子の製造方法で
あって、 基板内に溝を形成するステップと、 前記溝の壁をドーピングするステップと、全面的な第１
絶縁層を形成するステップと、全面的なフィールド導電
層を形成するステップと、 開口が前記溝の付近にあるように前記開口を前記フィー
ルド導電層と前記第１絶縁層内に形成するステップと、 前記開口内の前記基板上に第２絶縁層を形成するステッ
プと、 前記開口内の前記第２絶縁層の部分を覆うゲートを配設
するために第２導電層を形成しかつパターン化するステ
ップと、 前記開口の下のかつ前記ゲートによって覆われない前記
基板の部分内にドープ均質の原子を注入するステップと
、 を包含することを特徴とする前記記憶素子の製造方法。

（１３）　　第１２項記載の製造方法において、前記基
板は結晶シリコンであることを特徴とする前記製造方法
。

（１４）　　第１２項記載の製造方法において、前記第
１絶縁層は二酸化シリコンを含むことを特徴とする前記
製造方法。

（１５）　　第１４項記載の製造方法において、前記第
１絶縁層は熱酸化によって形成されることを特徴とする
前記製造方法。

（１６）　　第１２項記載の製造方法であって、前記基
板の主表面に沿いドープ領域を形成するステップを更に
包含し、前記製造方法において前記溝は前記ドープ領域
を通して形成されることを特徴とする前記製造方法。

（１７）　　第１６項記載の製造方法において、前記ド
ープ領域は前記基板の主表面の湾を囲むことを特徴とす
る前記製造方法。

（１８）　　第１２項記載の製造方法において、ドープ
物質の原子の導入はイオン打込みによって遂行されるこ
とを特徴とするする前記製造方法。

（１９）　　第１２項の製造方法であって、前記開ＩＴ
Ｉ下のかつ前記ゲートで覆われない前記基板上にケイ化
金属層を形成するステップを更に包含することを特徴と
する前記製造方法。

（２０）　　第１９項記載の製造方法において、前記ケ
イ化金属層は全面的金属層を堆積しかつ前記基板と前記
金属層との反応を起こさせるように加熱することによっ
て形成されることを特徴とする前記製造方法。

（２１）　　第１９項記載の製造方法において、前記金
属層の金属はチタン、モリブテン、タングステンの中か
ら選択されることを特徴とする前記製造方法。

（２２）　　第２０項記載の製造方法において、前記加
熱は窒素の雰囲気中で遂行されることを特徴とする前記
製造方法。

（２３）　　本発明の説明された実施例は、記憶素子及
び記憶素子と前記記憶素子を含む配列の製造方法を堤供
する。前記記憶素子は、基板１６の主表面上に形成され
た転送ゲートトランジスタ１−１−２と溝であるトレン
チの周辺を囲む基板内に形成されるコンデンサ２−１−
２を有するトレンチコンデンサ型記憶素子である。前記
コンデンサと前記トランジスタは、前記基板と反対導電
形を有す４ る埋込み強ドープ領域２６によって互いに接続される・
４マ前記埋込み強ドープ領域と同じドーピング形を有す
るドープ蓄積領域２４が前記湾を囲む。

第１多結晶シリコン層であるフィールド導電層３０が誘
電体層３２によって前記蓄積領域から隔てられた前記溝
内に形成される。前記フィールド導電層は、前記記憶素
子間の分離面積上に拡がることによって最小表面積を使
用して前記記憶素子間の分離を施す。自己整合処理は、
前記トランジスタのソース領域１４とドレイン領域１２
の形成に使用され、かつ前記トランジスタの前記ソース
領域と前記ドープ蓄積領域との間の自動接続は前記Ｎ＋
形埋込み強ドープ領域によって行われる。側壁窒化シリ
コン層３８は、フィールド導電層３０と第２多結晶シリ
コン層である語線３−３．３−４との間の介在絶縁層を
保護するように形成される。

【図面の簡単な説明】

第１図は、本発明の１実施例の動作を説明する動的等速
度呼出し記憶装置配列の概略電気回路図、第２図は、本
発明の１実施例の平面配置図、第３図は、第２図の実施
例の切り取り線ＡＡに沿う断面図、 第４Ａ図から第４Ｈ図までは、第３図の実施例断面図の
製造に必要な各処理ステップを示す同じく断面図、であ
る。 ［記号の説明］ １−１−１〜１−２−２　：　　転送ゲートトランジス
タ ２−１−１〜２−２−２　：　　蓄積コンデンサ３−１
〜３−４＝　語線 ４−１．４−２：　　　ビット線 ５−１〜５−４：　記憶装置 １２：　ドレイン領域 １３：　ゲート １４：　ソース領域 １６二　基板 １８；　接点 ２０．２２：　　ケイ化チタン層 ２４：　蓄積領域 ２６　： ２８　： ３０　： ３２　： ３４　： ３６二 ３８　： ４０　： ４１　＝ ４３　： ４４　： ４５　： 強ドープ領域 二酸化シリコン層 フィールド導電層 誘電体層 誘電体層 二酸化シリコン層 側壁窒化シリコン層 側壁二酸化シリコン領域 二酸化シリコン層 多結晶シリコン層 トレンチ 介在二酸化シリコン層

Claims (2)

【特許請求の範囲】
1. （１）ダイナミックＲＡＭ記憶素子であって、基板内に
   形成された溝と、 前記基板内に形成された前記記憶素子と他の記憶素子と
   の間の前記基板の領域内において前記溝の壁上に及び前
   記基板の主表面上に形成された第１絶縁層と、 前記第１絶縁層上に形成されたフィールド導電層と、 前記基板内に形成されかつ前記フィールド導電層の付近
   の前記基板部分からチャネル領域によって隔てられてい
   るドレイン領域と、 前記チャネル領域の付近の基板上に形成されたゲート絶
   縁層と、 前記ゲート絶縁層上に形成されたゲートと、を包含する
   ことを特徴とする前記記憶素子。
2. （２）ダイナミックＲＡＭ記憶素子の製造方法であって
   、 基板内に溝を形成するステップと、 前記溝の壁をドープするステップと、 全面的な第１絶縁層を形成するステップと、全面的なフ
   ィールド導電層を形成するステップと、 開口が前記溝の付近にあるように前記開口を前記フィー
   ルド導電層と前記第１絶縁層内に形成するステップと、 前記開口内の前記基板の主表面上に第２絶縁層を形成す
   るステップと、 前記開口内の前記第２絶縁層の部分を覆うゲートを配設
   するために第２導電層を形成しかつパターン化するステ
   ップと、 前記開口の下のかつ前記ゲートによって覆われない前記
   基板の部分内にドープ物質の原子を注入するステップと
   、 を包含することを特徴とする前記記憶素子の製造方法。