JPS5812739B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 第１図ａおよびｂに本発明の概念図を示した。

ａにドレイン容量の場合、ｂに反転容量の場合を示した
。

本発明の骨子は、半導体基板４中に細孔１６を堀り、こ
の細孔の内壁の表面を容量として用いることＫあり、基
板表面開口部の面積に対し著しく細孔内壁面積を拡大す
ることができることを特徴とする。

こうすれば平面面積を増加することなく記憶容量を拡大
することができ従来法の欠点であった多段接続の不利を
飛躍的に減少させることができる。

従来例によると１００μｍの容量で約１ｐＦとなるが第
１図の細孔は開口部２μｍＸ１００μｍで５０μｍの深
さを容易に形成できるから容量の面積は同じで基板表面
の面積は１／５０に縮小できる。

この例では少くとも５０倍の集積度が従来と同じ基板面
積で実現される。

また同じ規模であれば１／５０に面積を縮小でき、本発
明の実施効果は測り知れないものがある。

次に細孔の形成法を述べる。

従来からＫＯＨの水溶液を用いたエッチング法が知られ
ており、これはシリコンの｛１１１｝面のエッチング速
度が特に遅く、適当な条件を選べば｛１１１｝面以外の
面の１／４００の速度にすることも可能である。

すなわち方位依存エッチング（ｏｒｉｅｎｔａｔｉｏｎ
ｄｅｐｅｎｄｅｎｔ ｅｔｃｈｉｎｇ）を用いて最もエ
ッチング速度の遅い｛１１１｝面を精度よく形成するこ
とができる。

この説明を第２図に示す。本発明の主旨上細石を縦方向
に深く形成するので基板表面は｛１１０｝面あるいはそ
の近傍（以下｛１１０｝面と記す場合、特に断わらない
限りその近傍も含むことにする。

その近傍とは（ｉｉｏＢ面から２０°以内とする。

｛１１０｝面の場合２０°以内に他の低指数面はない）
である必要がある。

第２図に示すごと＜｛１１０｝面上に形成したエッチン
グマスク孔側線１７を形成する。

エッチングのマスクとしてはシリコンのエッチング速度
より十分遅い物質ならなんでもよいが、通常よくＳｉ０
２が用いられる。

このＳｉ０２膜に幅Ｌｏのエッチングマスク孔を形成し
、しかる後にＫＯＨの水溶液でエッチングする。

｛１１０［のエッチング速度とＫＯＨ濃度の測定値を第
３図に示す。

エッチング速度のＫＯＨ濃度依存性は小さいが、エッチ
ング面の平滑さを考慮すると２０％以上の濃度が適当で
ある。

たとえば液温８０℃ＫＯＨ濃度４０％の液を用いればエ
ッチング速度は１．２５μｍ／ｍｉｎとなる。

この液を用いてたとえば６０分エッチングすると、エッ
チング孔の深さＤは７５μｍとなる。

第２図に示すごとくそのエッチング孔内壁面１８は｛１
１１｝面で構成され、エッチングマスク孔側線１７が｛
１１１｝面と｛１１０｝面の交線である（１ｘｚ）方向
からθ傾いたとすると、θが大きくなればなる程内壁面
の微小な｛１１１｝面が多くなる。

図ではステップの多い凹凸のある面を描いたが、これは
原子的に拡大して示したものであり、実際の内壁面は鏡
面であり、図の模式的な凹凸面は見ることができない。

またエッチングマスク孔の幅Ｌｏに比して一般に最終的
なエッチング孔の幅ＬＦは拡大し、その拡大量は強くθ
に依存する。

今拡大量をｍとし、次式で定義する。

このｍはエツテングマスク側線からエッチング孔内壁面
ま辱の距離である。

このｍをエッチング孔深さＤで規格化した値θとの関係
を第４図に示す。

θとｍ／Ｄはほぼ直線的な関係を示し、θ＝０ではｍが
非常に小さ《なると予想される。

言いかえればエツテングマスク孔側線が正確に（１１２
）方向であればほとんどエッチングマスク孔幅と同じ幅
のエツテング孔が形成できることを示している。

現実にはθ＝０という条件を用いることはできない。

たとえばθ＝１°の場合、上記のごとく７５μｍの深さ
のエツテング孔を形成するとｍ＝２．６μｍとなる。

すなわちエッチングマスク孔の幅Ｌ。

が１μｍであっても、両端Ｋ２．６μｍずつ拡大し、最
終的には６．６μｍのエッチング孔幅となる。

以上本発明を実施する際の細孔形成エッチング法の説明
を行ったが、本発明はエツテング方法を限定するもので
はなく、エッチング法の種類を問わない。

以下詳細な実施例を用いて本発明を説明する。

また本発明の説明では上述した細孔形成エッチングをＯ
ＤＥ（Ｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ
Ｅｔｃｈｉｎｇ）と略称して用い、特に詳細なエツテン
グ条件をその都度断わらないとする。

また本発明の構成はドレイン容量（第１図ａ）あるいは
反転容量（第１図ｂ）を用いることができるので」まず
ドレイン容量の実施例を先に説明する。

第５図に本発明の実施例を示した．まずａに示すように
基板４上にエッチングのマスクとなる絶縁膜（ＳｉＯ２
がよく用いられる）にエツテング孔１９をフォトエッチ
ング法によって形成する。

しかる後にＯＤＥによって細孔１６を形成し、ｂに示す
ように、ソースとなる領域と細孔部の絶縁膜を除き公知
の熱拡散やイオン打込み法によって第１導電型の基板と
逆の第２導電型の領域５を形成する。

Ｃに示すようにしかる後に熱酸化法などによって絶縁膜
６を被着し、フォトエッチング法等によって電極接続孔
２０を形成し、しかる後にｄに示すようにゲート電極８
、ソース電極７を形成する。

こうすることによって第１図ａに示した本発明の構造が
界現できる。

本発明の他δ★施例ケ第６図に示す。

ａまでは第５図に示した方法と同様である。

しかる後ｂに示すように所定の絶縁膜ｄ上に自己整合電
極２１を形成しこれをマスクとしてＣに示すように公知
のイオン打込みや熱拡散法によって第２導電型の領域５
を形成する。

自己整合電極２１はイオン打込みあるいは熱拡散耐える
ものであればよく，熱拡散法では多結晶シリコンやＭｏ
，Ｗなどの高融点金属などがよく用いられる。

さらにその上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によるＳｉ０２嘆畢これに
りんやほう素を添加したＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）やＢＳＧ（Ｂｏｒｏｓｉｌ
ｉｃａ Ｇｌａｓｓ）で代表される第２層絶縁膜２２を
被着し、ソース領域と、自己整合電極２１に撃続するソ
ース電極７とゲ＝ト電墜８を接続する。

本実施例はソース領域およびドレイン領域とゲートが自
己整合で形峡されるので素子の微小化が達成される。

第７図に本発明の他の実施例を示した。

ａに示すように絶縁膜６を形成し、所定の部分に自己整
合型電極２１を形成する。

この電極をＯＤＥエッチングのマスクとするのであるか
ら、ＫＯＨ水溶液一難溶である必要があるが、前記の多
結晶シリコン、ＭｏＡＷ等は溶け易い。

それ故さらに絶縁膜６を電極２１上にも被着する必要が
ある。

次にｂに示すようにＯＤＥによって細孔１６を形成し次
に電極２１をマスクとしてソース部の絶縁膜６を除去す
る。

しかる後にＣに示すように公知のイオン打込みや熱拡散
法によって第２導電型の領域５を形成し、第２層絶縁膜
２２を被着する。

さらにｄに示すように電極接続孔２０をフォトエッチン
グ法によって形成し、ソース電極７とゲート電極８を形
成する。

本実施例は細孔とドレインとソ一スとゲートの４者が自
己整合されているので第５図、第６図に示した実施より
さらに微小化できうる。

このとき自己型電極２１は平面図ｅに示すように細孔１
６のまわりを取り囲むようにして形成されている。

以上３つの本発明の実施例を説明したが第５図第６図の
場合トレインとゲートは一方向に並んでいる例を用いた
。

これは第８図に示すように細孔１６を取り囲むようにゲ
ート電極およびソースとなる第２導電型領域５を形成す
ることができる。

また以上３つの本発明の実施例はすべて１つの素子な用
いて説明したが、これをマトリックス状に配列するとソ
ース領域の接続であるデータ線と，ゲートの接続である
ワード線１３は互いに交叉する。

このときに以上３つの実施例ではゲート電極８とソース
電極７と同じ面内で分離することができない。

これを解決するにはソースの第２導電型領域５かもソー
ス電極７を接続することなく基板４の表面上をあわせれ
ばよい。

しかしこうするとゲートとなる自己整合型電極２１の直
下には領域５が形成できないわけであるから第６図、第
７図の場合には領域５を形成する以上にあらかじめソー
ス接続用の領域５を形成しておく必要がある。

これには第９図ａに示すごとく絶縁膜のマスク６の一部
を除去して公知のイオン打込みや熱拡散法によって第２
導電型の領域５を形成するか、ｂに示すように基板全面
に領域５を形成した後ソース領域となる領域５を残して
他を除去する方法を用いることができる。

第１０図に本発明のマトリックス状に配夕ルだ実施例を
示す。

ａはソースとゲートが一方向に並んだもの、ｂはゲート
を囲むように形成したソースの場合である。

上述した方法を用いてソースとなる第２導電型の領域５
をデータ線とし、ゲートとなる自己整合型電極２１をワ
ード線とする。

このとき平行に並んだソース間は電気的に分離する必要
があり各間Ｋ分離帯２３を形成する。

この分離帯は、この上の絶縁膜をｓｏｏｏ！以上に厚く
するか、あるいはこの部分に基板と同じ導電型となる不
純物を添加するか、あるいは第３の電極を絶縁膜６を介
して電極２１の下に形成し、基板上にチャネルが形成さ
れて導通状態Ｋなるのを防ぐように電圧を印加するか等
のいくつかの方法が知られているが、本発明はその方法
を限定しない。

第１１図に本発明の他の実施例を示した。

これは第１．２．５図のｂの反転容量を用いたものであ
り第１１図中ａに示すようにソースとなる第２導電型の
領域５を形成し、しかる後にｂに示すようにＯＤＥによ
って所定の部分に細孔１６を形成する。

さらにＣに示すように絶縁膜６を形成した後、ソース上
に電極接続孔２０を形成して、ｄに示すようにソース電
極７、ゲート電極８，容量電極９を形成し、細孔の内壁
部を容量として用いる。

本発明の他の実施例を第１２図に示した。

これはゲートとソースを自己整合によって形成するもの
でａに示すごと＜ＯＤＥによって細孔１６を形成した後
、表面全体を覆う絶縁膜６を形成し、ｂに示すように自
己整合電極２１を所定の位置に形成した後、これをマス
クとして公知のイオン打込みや熱拡散法によって第２導
電型の領域５を形成する。

しかる後にＣに示すように第２層絶縁膜２２を形成し、
ｄに示すごとくソース電極７、ゲート電極８、容量電極
９を電極接続孔を通じて接続する。

こうすることによってソースとゲートと容量電極が自己
整合によって形成でき微小化に有効である。

本発明の他の実施例を第１３図に示した。

これはゲート、ソース、容量電極および細孔を自己整合
によって形成するもので，ａに示すように前述の方法に
よって自己整合電極２１な形成した後これをＯＤＥエッ
チングの際のマスクとして用いるため１例として絶縁膜
６を被着し、これをマスクとしてｂに示すようにＯＤＥ
エツテ／グして細孔１６を形成した後、細孔内壁を絶縁
膜６で覆う。

しかる後にＣに示すように第２自己整合電極２４を被着
し所定の部分を残す。

その後公知のイオン打込みや拡散によってソースとなる
第２導電型領域５を形成する。

またこの領域５は第２自己整合電極２４を形成する以前
でもよい。

その後ｄに示すように第２層絶縁膜２２を形成し電極接
続孔冗を形成した後ソース電極７，ゲート電極８、容量
電極９を接続する。

こうすれば各電極が互いに自己整合で形成できるのでさ
らに微小化には有利である。

第１４図に第１３図とは異った配列のソース、ゲート容
量電極を自己整合Ｋよって形成した本発明の他の実施例
を示す。

これら第１５図、第１６図、第１７図及び第１８図に示
したように容量電極、ソース、Ｐ−｝茶一方向に配列す
る方法の他に第１２図に示すように互いにとり囲むよう
にも配列できる。

またマトリックス状に多数の素子な配列する場合ソース
を共通にするときは前述したように第１３図に示した共
通のソースをあらかじめ形成すればよい。

本容量電極をもつ素子をマトリックス状に配列するには
第１５図のようにすればよい。

これは第１０図のドレイン接合容量を用いる場合に容量
電極が加わった構成であり、図に示すようにゲート電極
と容量電極を交互に配列すればよい。

こうすれば電極接続孔を形成することなくマトリックス
が構成できるので微小化しうる。

本発明の説明には便宜上絶縁膜６を基板表面にも，自己
整合電極上にも同様に形成したが各下地士で異った絶縁
膜を用いてもよい。

又本発明では｛１１０｝面のシリコン基板を用いるが、
他の低指数の面たとえば｛１１１｝、｛１００｝では表
面にほｙ垂直な細孔は形成できないので本発明の実施効
果はほとんどなく、本発明は｛１１０｝面とその近傍約
２０°以内が好ましい。

【図面の簡単な説明】

第１図は本発明の概念を示す断面図、第２図、第３図、
第４図は細孔の形成法を説明する図、第５図から第１５
図までは本発明の実施例を示す図である。

Claims (1)

【特許請求の範囲】
1. １ 情報蓄積部である容量と絶縁ゲート型電界効果トラ
   ンジスタを含んでなる半導体記憶装置において、上記容
   量は、半導体基板の主表面から上記基板内部へ向けてヤ
   成された細孔と、該細孔の表面上に積層して形成された
   絶縁膿および容量電極からなることを特徴とする半導採
   記憶装置。