JPS583259A - たて型キヤパシタの製造方法 - Google Patents
たて型キヤパシタの製造方法Info
- Publication number
- JPS583259A JPS583259A JP56101111A JP10111181A JPS583259A JP S583259 A JPS583259 A JP S583259A JP 56101111 A JP56101111 A JP 56101111A JP 10111181 A JP10111181 A JP 10111181A JP S583259 A JPS583259 A JP S583259A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- capacitor
- layer
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板にほぼ垂直に形成されるキャパシタ
の製造方法に関する。
の製造方法に関する。
従来、ダイナミックメモリセルは、第１図に示すように
、Ｍ０８！ｌ）ランジスタ（１）にキャパシタ（２）を
並設して構成されている。キャパシタ（鋤はトランジス
タの形成されていない領域に１トランジスタが占める面
積の２〜３倍の面積もの広い面積を占有して形成されて
いる。これはメモリセルの実装密度を高める上で隘路と
なっている。また、このように形成されるキヤ／（シタ
（２）社絶縁層（３）を挾んだ積層構造になっている故
、集積回路のフラット化に障害となっている。
、Ｍ０８！ｌ）ランジスタ（１）にキャパシタ（２）を
並設して構成されている。キャパシタ（鋤はトランジス
タの形成されていない領域に１トランジスタが占める面
積の２〜３倍の面積もの広い面積を占有して形成されて
いる。これはメモリセルの実装密度を高める上で隘路と
なっている。また、このように形成されるキヤ／（シタ
（２）社絶縁層（３）を挾んだ積層構造になっている故
、集積回路のフラット化に障害となっている。
これを解決する手段として基板にほぼ垂直に溝を形成し
そこにキャパシタを形成するたて蓋キャパシタが提案さ
れている。しかしながら基板中に＠が狭く深い溝を形成
することや探い壽に金属のような導電体層を形成するこ
とが必ずしも容易でなかったとと等の理由により未だ実
現されるに至っていなかった。
そこにキャパシタを形成するたて蓋キャパシタが提案さ
れている。しかしながら基板中に＠が狭く深い溝を形成
することや探い壽に金属のような導電体層を形成するこ
とが必ずしも容易でなかったとと等の理由により未だ実
現されるに至っていなかった。
本発明の目的は、上記たて型キャパシタを実現する丸め
の製造方法を提供するととＫある。
の製造方法を提供するととＫある。
本発明Ｏｍ造方法紘、垂直性イオンビームエツチング法
により半導体基板のその厚さ方向に溝を形成する工程、
鋏溝の表面上に誘電体層を形成する工程、化学気相成長
法によ少骸誘電体層上に導電体層を成長する工程とを有
することを特徴とする。
により半導体基板のその厚さ方向に溝を形成する工程、
鋏溝の表面上に誘電体層を形成する工程、化学気相成長
法によ少骸誘電体層上に導電体層を成長する工程とを有
することを特徴とする。
以下、添付ｗＡ１１ｉを参照しなから本発明の−実施例
を説明する。
を説明する。
第２図は本発明キャパシタを半導体基板（４）に形成す
る第１の工程を示す。この工程は衝撃式微細溝形成手段
により絶縁層（３）をマスクとして半導体基板（４）に
、その絶縁層（３）の厚さ方向にほは垂直に燵びる所望
深さの溝（６）を形成する工程である。上記微細溝形成
手段は、例えば１００ボルト乃至１０キロボルトの電圧
で加速されて絶縁層（３）上方から半導体基板（４）内
・＼射突されるイオンビーム、例えば、アルゴンイオン
ビーム。
る第１の工程を示す。この工程は衝撃式微細溝形成手段
により絶縁層（３）をマスクとして半導体基板（４）に
、その絶縁層（３）の厚さ方向にほは垂直に燵びる所望
深さの溝（６）を形成する工程である。上記微細溝形成
手段は、例えば１００ボルト乃至１０キロボルトの電圧
で加速されて絶縁層（３）上方から半導体基板（４）内
・＼射突されるイオンビーム、例えば、アルゴンイオン
ビーム。
弗化炭素イオンビ−ムである。このイオンと一部には、
反応性イオンビームも含まれる。また、微細溝形成手段
は電解液ジェットでもよい。絶縁層（３）は、例えば５
１０２の層であり、半導体基板（４）はシリコン半導体
である。
反応性イオンビームも含まれる。また、微細溝形成手段
は電解液ジェットでもよい。絶縁層（３）は、例えば５
１０２の層であり、半導体基板（４）はシリコン半導体
である。
この工程における溝形成過程において溝形成面（＠に食
い込んでいるかも知れないイオンビームの原子を除去す
る必要性のめる場合には、溝形成面表面層の除去処理を
する。例えば、溝形成面係）を酸化して上記原子を取り
込んだ状態の表面層、例えば半導体基板（２）がシリコ
ン半導体である場合にｉｆ ８１０ 雪層と化し、この
贋金エツチングして溝形成１ｉｆｉＫ対し清浄化処理管
施す。
い込んでいるかも知れないイオンビームの原子を除去す
る必要性のめる場合には、溝形成面表面層の除去処理を
する。例えば、溝形成面係）を酸化して上記原子を取り
込んだ状態の表面層、例えば半導体基板（２）がシリコ
ン半導体である場合にｉｆ ８１０ 雪層と化し、この
贋金エツチングして溝形成１ｉｆｉＫ対し清浄化処理管
施す。
次いで、半導体基板（４に形成され丸１１惨）の溝形成
面四に絶縁化処理をして（溝幅）の面と絶縁層（２）と
の間に連続して）絶縁贋作）を形成する（絡３図）。例
えば、半導体基板（４）がシリコン半導体であるならば
、溝−内を酸化して半導体基板表面を、溝（６）を含ん
で、８１０ ｘ層で覆う。
面四に絶縁化処理をして（溝幅）の面と絶縁層（２）と
の間に連続して）絶縁贋作）を形成する（絡３図）。例
えば、半導体基板（４）がシリコン半導体であるならば
、溝−内を酸化して半導体基板表面を、溝（６）を含ん
で、８１０ ｘ層で覆う。
このような絶縁層（７）、即ち誘電体層ｔ１１）（第３
図）が形成された後、その絶縁層灯）の上に導電体層（
９）、例えば金属層（２）を設ける（第４図）。
図）が形成された後、その絶縁層灯）の上に導電体層（
９）、例えば金属層（２）を設ける（第４図）。
この金属層（９）の形成は、高い被覆性を得られるのが
一つのＩｆ！黴である減圧下での化学気相反応（ＣＶＤ
）法で行なう。金属として、たとえばモリブデン（ＭＯ
）を選択したときは、反応ガスとして五塩化モリブデン
（ＭｏａＡ６）を水素（Ｈ８）とともにリアクターに導
入し、０．０１〜ｌＯ丁ｏｒｒの任意の真空ｔＫ保ち、
半導体基板（４）の温度を５００〜７００℃にすると、
水素還元反応が進み、金属モリブデンが上記絶縁層（至
）の上に付着する。反応性ガスとしては上記例のごとき
、ハロゲン化金属のほかに、たとえばＴ＠（ＯＣ鵞Ｈｓ
）ｓのごとき有機金属も同様に利用できることはいうま
でもない。
一つのＩｆ！黴である減圧下での化学気相反応（ＣＶＤ
）法で行なう。金属として、たとえばモリブデン（ＭＯ
）を選択したときは、反応ガスとして五塩化モリブデン
（ＭｏａＡ６）を水素（Ｈ８）とともにリアクターに導
入し、０．０１〜ｌＯ丁ｏｒｒの任意の真空ｔＫ保ち、
半導体基板（４）の温度を５００〜７００℃にすると、
水素還元反応が進み、金属モリブデンが上記絶縁層（至
）の上に付着する。反応性ガスとしては上記例のごとき
、ハロゲン化金属のほかに、たとえばＴ＠（ＯＣ鵞Ｈｓ
）ｓのごとき有機金属も同様に利用できることはいうま
でもない。
仁の導電体層１＠の形成によシ、金属層（９）と半導体
基板（４との間に誘電体層（８）を介在させて成るキャ
パシタが形成されることになる。
基板（４との間に誘電体層（８）を介在させて成るキャ
パシタが形成されることになる。
そして、上述の如く形成された導電体層惨）に対しバタ
ーニング処理を施して上記キャパシタの一方の電極をな
す導電体層（９）は所定の半導体素子等への配線層−を
形成−させ、これにより集積囲路の一部又は全部の処理
を終了する。
ーニング処理を施して上記キャパシタの一方の電極をな
す導電体層（９）は所定の半導体素子等への配線層−を
形成−させ、これにより集積囲路の一部又は全部の処理
を終了する。
以上要するに１本発明によれば、半導体基板内にキャパ
シタが平面的ではなく、立体的に形成されているから、
キャパシタが半導体基板の上面に占有する面積は従来キ
ャパシタに比し格段に狭く、従って集積回路の実装密度
の向上に大いに役立つ。また、キャパシタは積層構造で
ないから、実装され九半導体基板の平面化に寄与する等
である。そして、この九て曹キャノくシタはイオンビー
ム法と減圧ＣＶＤ法を利用することにより現実化される
ようになった。
シタが平面的ではなく、立体的に形成されているから、
キャパシタが半導体基板の上面に占有する面積は従来キ
ャパシタに比し格段に狭く、従って集積回路の実装密度
の向上に大いに役立つ。また、キャパシタは積層構造で
ないから、実装され九半導体基板の平面化に寄与する等
である。そして、この九て曹キャノくシタはイオンビー
ム法と減圧ＣＶＤ法を利用することにより現実化される
ようになった。
第１図は従来のメモリセル構造を示す図、第２図は本発
明のキ゛ヤバシタを設けるに際して微細溝形成工程によ
って半導体基板に形成され丸溝の縦断面図、第３図は上
記溝に誘電体層を形成した溝の縦断面図、第４図は上記
誘電体層に導電体層を形成しそのノくターニング処理を
なした縦断面図である。 図中、（３）は絶縁層、（４は半導体基板、（２）は溝
、（７）は絶縁層（誘電体層）、（９）は導電体層（金
属層）である。 特許出願人 富士通株式金社 第１図 第２図 第３図 第４図
明のキ゛ヤバシタを設けるに際して微細溝形成工程によ
って半導体基板に形成され丸溝の縦断面図、第３図は上
記溝に誘電体層を形成した溝の縦断面図、第４図は上記
誘電体層に導電体層を形成しそのノくターニング処理を
なした縦断面図である。 図中、（３）は絶縁層、（４は半導体基板、（２）は溝
、（７）は絶縁層（誘電体層）、（９）は導電体層（金
属層）である。 特許出願人 富士通株式金社 第１図 第２図 第３図 第４図
Claims (1)
- ―直性イオノピー人エツチング法により半導体基板のそ
の厚さ方向く溝を形成する工程、該溝の表面上に誘電体
層を形成する工程、化学気相成長法により該誘電体層上
に導電体層を成長する工程と１有することを特徴とする
たて型キャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101111A JPS583259A (ja) | 1981-06-29 | 1981-06-29 | たて型キヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101111A JPS583259A (ja) | 1981-06-29 | 1981-06-29 | たて型キヤパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583259A true JPS583259A (ja) | 1983-01-10 |
| JPH0330302B2 JPH0330302B2 (ja) | 1991-04-26 |
Family
ID=14291958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101111A Granted JPS583259A (ja) | 1981-06-29 | 1981-06-29 | たて型キヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256370A (ja) * | 1988-08-19 | 1990-02-26 | Canon Inc | シート綴じ装置 |
| JPH03106070U (ja) * | 1990-02-16 | 1991-11-01 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 | ||
| JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
-
1981
- 1981-06-29 JP JP56101111A patent/JPS583259A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 | ||
| JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256370A (ja) * | 1988-08-19 | 1990-02-26 | Canon Inc | シート綴じ装置 |
| JPH03106070U (ja) * | 1990-02-16 | 1991-11-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330302B2 (ja) | 1991-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5614765A (en) | Self aligned via dual damascene | |
| US4337115A (en) | Method of forming electrodes on the surface of a semiconductor substrate | |
| JPH0145232B2 (ja) | ||
| JPH0317224B2 (ja) | ||
| US6251796B1 (en) | Method for fabrication of ceramic tantalum nitride and improved structures based thereon | |
| JPS62193147A (ja) | 半導体装置の製造方法 | |
| WO1992012537A1 (fr) | Procede de fabrication de cellules de memoire ram dynamique | |
| US5474950A (en) | Method for manufacturing a capacitor in a semiconductor device | |
| JPS583259A (ja) | たて型キヤパシタの製造方法 | |
| JPS6353949A (ja) | 金属配線の形成方法 | |
| US11373865B2 (en) | Method for manufacturing semiconductor device having a film with layers of different concentrations of elements | |
| JPS583261A (ja) | 竪型埋め込みキヤパシタの製造方法 | |
| HK1001908B (en) | Ablative etch resistant coating for laser personalization of integrated circults | |
| JPS6110257A (ja) | パターン化した導電層上に絶縁体を形成する方法 | |
| JPS61139026A (ja) | 半導体装置の製造方法 | |
| KR0127271B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH07263573A (ja) | 半導体装置及びその製造方法 | |
| JPS6066435A (ja) | 薄膜形成方法 | |
| JPH05234984A (ja) | シリコン基板のエッチング方法 | |
| JP2927252B2 (ja) | 薄膜キャパシタの製造方法 | |
| JPH05114712A (ja) | ストレージ電極の形成方法 | |
| JPS60233840A (ja) | 段差の被覆方法 | |
| JP2003100911A (ja) | キャパシタの形成方法 | |
| JPS60187043A (ja) | 半導体装置の製造方法 | |
| JPS5932126A (ja) | 半導体装置の製造方法 |