KR0127271B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법Info
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 소자의 제조 공정중 콘택 홀을 형성한 후 콘택 홀을 포함한 전체구조 상부에 티타늄(Ti)을 얇게 증착시킨 후 그 상부에 알루미늄(A1)을 두껍게 증착시키고 패턴 공정으로 금속배선을 형성하는데, 알루미늄 증착 공정을 1단계로 저온 상태에서 티타늄상에 알루미늄 핵을 다량 생성시킨 후 계속하여 그 알루미늄 핵을 중심으로 알루미늄 입자를 연속적으로 성장시키고, 2단계로 고온 상태에서 상기 증착된 알루미늄을 플로우(Flow)시켜 콘택 홀내부를 매립하되 이때 알루미늄 표면이 거칠어지고 그레인 크기(Grain Size)가 증대되어 후속 마스크공정을 어렵게 하므로 3단계로 저온 상태에서 알루미늄을 추가 증착하여 알루미늄 표면의 반사도를 향상시키므로써, 고집적 반도체 소자 제조시 콘택 홀 내부를 양호하게 매립시겨 스텝 커버리지(Step Coverage)를 향상시키고 금속배선 형성을 위한 패터닝 공정을 용이하게 실시할 수 있으므로 반도체 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속배선 형성 방법에 관해 기술된다.
Description
제 1 도는 타겟으로부터 웨이퍼상으로 알루미늄 입자들이 진행되는 상태를 도시한 중착 장비의 개략도.
제 2 도는 종래의 방법으로 금속배선을 형성한 소자의 단면도.
제 3 도는 본 발명에 따른 방법으로 금속배선을 형성한 소자의 단면도.
제 3a 도 내지 제 3f 도는 본 발명에 따른 금속배선 형성방법을 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 블순물 이온주입영역 4 : 층간 절연막
5 : 콘텍홀 6,11 : 티타늄
7,12 : 알루미늄층 8 : 보이드
10,20 : 금속배선 12A : 알루미늄 핵
12B : 알루미늄 입자 12C,12D : 미완성 알루미늄층
30 : 웨이퍼 40 : 타켓
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자의 제조시 콘택홀 내부를 양호하게 매립하므로써 스텝 커버리지(Step Coverage)를 향상시키는 동시에 플로우된 알루미늄층에 저온 알루미늄 증착 공정을 실시하여 후속 금속배선 형성을 위한 노광 공정시 표면의 반사도를 향상시켜 반도체 소자의 신뢰도를 높일 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 금속배선 형성 공정전까지 많은 층(Layer)이 적층되기 때문에 소자의 높이가 증가하고, 또한 금속배선을 콘택하기 위한 콘택 홀의 폭도 작아지고 있어서 높은 애스펙트비(Aspect Ratio)를 이룬다. 이러한 높은 애스펙트 비를 갖는 콘택 홀에 기존의 금속배선 형성방법을 적용하면 콘택 홀 측벽 아래쪽에 증착이 잘 되지않는 부분이 생기게 된다. 이 결과로 보이드(Void)를 발생시키거나 콘택 홀 측벽에서 금속층이 얇게 형성되는 등 콘택 홀에서 금속의 증착이 불량하게 되므로 금속배선의 전기적 특성을 저하시켜 소자의 신뢰도를 떨어뜨린다. 또한 전체적인 스텝 커버리지(Step Coverage)가 나빠져 후속 공정을 어렵게 한다.
제 1 도는 콘택 홀(5)이 다수 형성된 웨이퍼(30)를 A1-1% Si으로된 타켓(Target)(40)에 대응하도록 위치시킨 후, 타켓(40)으로부터 알루미늄 입자들이 웨이퍼(30)쪽으로 스퍼터되는 상태를 도시한 것이다. 이때 콘택 홀(5)의 애스펙트 비가 낮을 경우는 콘택 홀(5) 내부에 알루미늄이 양호하게 증착되나, 애스펙트 비가 높을 경우에는 콘택 홀(5) 측벽 부위중 쉐도우 영향(Shadow Effect)을 받는 부분 즉, 스퍼터 된 알루미늄이 직접적으로 도달하지 않는 부분에서 알루미늄이 제대로 증착되지 않는다. 특히 콘택 홀(5)이 웨이퍼(30)의 가장자리 부위에 형성된 경우 타켓(4)과 웨이퍼(30)간의 위치에 대한 구조적인 제한성으로 인하여 쉐도우한 부위는 더욱 증가하게 되며, 애스펙트 비가 클수록 이러한 현상은 더욱 심하게 일어난다.
제 2 도는 제 1 도는 A부분에서 종래의 방법으로 금속배선을 형성한 소자의 단면도로서, 그 제조 공정을 순서적으로 설명하면 다음과 같다. 실리콘 기판(1) 상부의 선택된 영역에 게이트 전극(2)을 형성한 실리콘 기판(1)의 선택된 영역에 소오스 및 드레인 전극용 불순물 이온주입영역(3)을 형성하여 트랜지스터를 형성한다. 그리고 전체구조 상부에 층간 절연막(4)을 두껍게 증착하여 평탄화하고 불순물 이온주입영역(3)중 어느 한 영역과 연통되도록 콘택 홀(5)을 형성한다. 이 상태에서 티타늄(6)을 전체구조 상부에 얇게 증착한 후, 티타늄(6) 상부에 제1도에서 설명된 알루미늄 스퍼터링 방식으로 알루미늄층(7)을 형성한다. 이후 열처리 공정을 실시하여 알루미늄층(7)을 플로우한 후 패턴 공정을 실시하여 금속배선(10)을 형성한다.
이러한 공정으로 형성된 금속배선(10)은 콘택 홀(5)의 일측벽 즉, 쉐도우 영향을 받는 부분(도면에서는 좌측부분)에서 그 두께가 극히 얇아지고 또한 보이드(8)가 형성되어 앞에서 언급한 바와 같이 금속배선의 전기지 특성을 저하시킨다.
따라서, 본 발명은 애스펙트 비가 높은 콘택홀에서 쉐도우 영향 부분에도 금속 증착이 잘 이루어지도륵 하여 스텝 커버리지를 향상시키고 또한 금속층의 반사도를 향상시켜 금속 배선을 용이하게 형성할수 있어 초고집적 반도체 소자의 제조가 용이하도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 단위 셀이 구비된 웨이퍼상에 층간 절연막을 형성한후 상기 층간 절연막의 선택된 영역을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체구조 상부에 티타늄을 증착한 후 50 내지 100℃의 온도 상태에서 알루이늄 증착 공정을 실시하여 상기 티타늄상에 알루미늄 핵을 생성시키는 단계와, 상기 알루미늄 핵을 생성시킨 후 50 내지 100℃의 온도 상태에서 계속적인 알루미늄 증착 공정을 실시하여 상기 알루미늄 핵을 중심으로 알루미늄 입자를 성장시켜 알루미늄층을 형성하는 단계와, 상기 알루미늄층을 470 내지 550℃의 온도 상태에서 플로우시켜 콘택 홀 내부를 매립하되 표면이 거친 알루미늄층을 형성하는 단계와, 상기 표면이 거친 알루미늄층에 150내지 200℃의 온도 상태에서 알루미늄 증착 공정을 실시하여 표면이 매끄러운 알루미늄층을 형성하는 단계와, 상기 표면이 매끄러운 알루미늄층 및 티타늄을 패터닝하여 금속배선을 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 3b 도 내지 제 3f 도는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 순서적으로 도시한 소자의 단면도이고, 제 3a 도는 상기 공정으로 이루어진 본 발명에 의해 금속배선을 형성한 상태를 도시한 것으로 제 3a 도에 도시된 바와 같이 실리콘 기판(1) 상부의 선택된 영역에 게이트 전극(2)을 형성한 후 실리콘 기판(1)상의 선택된 영역에 소오스 및 드레인 전극용 불순물 이온주입영역(3)을 형성하여 트랜지스터 구조를 형성한다. 그리고 전체구조 상부에 층간 절연막(4)을 두껍게 증착하여 평탄화한 후 층간 절연막(4)의 선택된 영역을 식각하여 불순물 이온주입영역(3)중 어느 한 영역과 연통되는 콘텍홀(5)을 형성한다. 이 상태에서 콘택 홀(5)을 포함한 전체구조 상부에 후속공정으로 증착된 알루미늄 입자와 반응할 수 있는 티타늄(11)을 얇게 증착한다. 여기서 티타늄(11)은 알루미늄 증착전 완충(Buffer)용으로 사용되며, 200∼300A 정도의 두께로 증착한다.
제 3b 도는 티타늄(U) 상부에 50∼100℃의 저온 상태에서 알루미늄 증착 공정을 실시하여 많은 알루미늄 핵(12A)을 생성시킨 상태를 도시한 단면도이다.
제 3c 도는 알루미늄 핵(12A)을 생성할 때와 동일한 분위기에서 알루미늄 증착 공정을 계속 실시하여 상기 알루미늄 핵(12A)을 중심으로 알루미늄 입자(12B)를 연속적으로 성장시킨 상태를 도시한 단면도이다.
제 3d 도는 알루미늄 입자(12B)의 성장 공정을 계속적으로 실시하여 소정 두께로 알루미늄층(12C) 형성한 단면도로서, 콘택 홀(5) 내부에 알루미늄 증착이 제대로 이루어지지 않아 두께가 얇은 부분이 있음을 도시한 것이다.
제 3e 도는 콘택 홀(5) 내부에 두께가 얇은 알루미늄층(12C)을 채우기 위하여 470∼550℃의 고온 상태에서 알루미늄층(12C)을 플로우시켜 콘택 홀(5) 내부를 채웠으나, 고온 열처리로 인하여 표면이 거친 알루미늄층(l2D)이 형성된 상태를 도시한 것이다.
제 3f 도는 상기 표면이 거친 알루미늄층(12D)을 매끄럽게 하기 위하여, 150∼200℃의 저온 상태에서 알루미늄 증착 공정을 실시하여 표면이 매끄러운 알루미늄층(12)을 형성한 상태를 도시한 것으로, 표면이 매끄럽게 형성되어 표면의 반사도가 향상되므로써 후속 공정인 마스크 공정을 용이하게 실시할 수 있다.
제 3 도는 제 1 도의 A 부분에서 상술한 본 발명의 공정 단계에 따라 패턴화 공정을 통하여 금속배선(20)을 완성시킨 상태를 도시한 것이다.
상술한 바와같이 티타늄을 증착한 후 저온 상태에서 알루미늄 핵을 생성시키고, 이 알루미늄 핵을 중심으로 알루미늄층을 소정 두께로 형성시킨 다음 고온 상태에서 알루미늄층을 플로우시켜 콘택 홀 내부를 매립하면서 스텝 커버리지를 향상시키고, 이후 저온 상태에서 다시 알루미늄 증착 공정을 실시하여 표면 반사도를 향상시켜 후속 공정인 마스크 공정을 용이하게 하므로써, 금속층을 애스펙트 비가 높은 콘택 홀에 양호하게 매립할 수 있으며, 또한 금속배선 형성을 위한 마스크 공정을 용이하게 할 수 있어 고집적 반도체 소자의 제조를 가능하게 할 수 있다.
Claims (2)
- 소정의 단위 셀이 구비된 웨이퍼상에 층간 절연막을 형성한 후 상기 층간 절연막의 선택된 영역을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체구조 상부에 티타늄을 증착한 후 저온 상태에서 알루미늄 증착 공정을 실시하여 상기 티타늄상에 알루미늄 핵을 생성시키는 단계와, 상기 알루미늄 핵을 생성시킨 후 계속적인 알루미늄 증착 공정을 실시하여 상기 알루미늄 핵을 중심으로 알루미늄 입자를 성장시켜 알루미늄층을 형성하는 단계와, 상기 알루이늄층을 고온 상태에서 플로우시켜 콘택 홀 내부를 매립하되 표면이 거친 알루미늄층을 형성하는 단계로 이루어진 금속배선 형성방법에 있어서, 상기 표면이 거친 알루미늄층에 저온 상태에서 알루미늄 증착 공정을 실시하여 표면이 매끄러운 알루미늄층을 형성하는 단계와, 상기 표면이 매끄러운 알루미늄층 및 티타늄을 패터닝하여 금속배선 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 소정의 단위 셀이 구비된 웨이퍼상에 층간 절연막을 형성한 후 상기 층간 절연막의 선택된 영역을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체구조 상부에 티타늄을 증착한 후 50내지 100℃의 온도 상태에서 알루미늄 증착 공정을 실시하여 상기 티타늄상에 알루미늄 핵을 생성시키는 단계와, 상기 알루미늄 핵을 생성시킨 후 50 내지 100℃의 온도 상태에서 계속적인 알루미늄 증착공정을 실시하여 상기 알루미늄 핵을 중심으로 알루미늄 입자를 성장시켜 알루미늄층을 형성하는 단계와, 상기 알루미늄층을 470내지 550℃의 온도 상태에서 플로우시켜 콘택 홀 내부를 매립하되 표면이 거친 알루미늄 층을 형성하는 단계와, 상기 표면이 거친 알루미늄층에 150내지 200℃의 온도 상태에서 알루미늄 증착 공정을 실시하여 표면이 매끄러운 알루미늄층을 형성하는 단계와, 상기 표면이 매끄러운 알루미늄층 및 티타늄을 패터닝하여 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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