JPH07321205A - 半導体素子の金属配線形成方法 - Google Patents
半導体素子の金属配線形成方法Info
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- JPH07321205A JPH07321205A JP6288261A JP28826194A JPH07321205A JP H07321205 A JPH07321205 A JP H07321205A JP 6288261 A JP6288261 A JP 6288261A JP 28826194 A JP28826194 A JP 28826194A JP H07321205 A JPH07321205 A JP H07321205A
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 39
- 239000002184 metal Substances 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000015572 biosynthetic process Effects 0.000 title abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 58
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000007740 vapor deposition Methods 0.000 claims abstract description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000010936 titanium Substances 0.000 claims abstract description 8
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 238000001459 lithography Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 13
- 239000002245 particle Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000011800 void material Substances 0.000 description 3
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical class [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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Abstract
(57)【要約】 （修正有）
【目的】コンタクトホールのシャドーの影響を受ける部
分にもよく蒸着できるようにするために、アルミニウム
が低温蒸着、高温フロー及び低温蒸着の順序で蒸着され
ることによって、金属ステップカバーリッジが向上でき
る半導体素子の金属配線形成方法を提供する。 【構成】層間絶縁膜４が形成された基板１の上にコンタ
クトホール５を形成したのち、チタンと窒化チタンから
なった下部層１１が全体構造の上部に薄く蒸着される。
この下部層の上にアルミニウムが低温状態下で１次蒸着
される。１次蒸着されたアルミニウム１２Ｃは高温状態
下でフローさせコンタクトホール５の側壁の薄い部分を
充填する。フローさせたアルミニウム１２Ｄの上に、再
びアルミニウムが素子から所望厚さで低温状態で２次蒸
着されたのち、金属配線形成用マスクを用いたリソグラ
フィー及びエッチング工程で金属配線が形成される。
分にもよく蒸着できるようにするために、アルミニウム
が低温蒸着、高温フロー及び低温蒸着の順序で蒸着され
ることによって、金属ステップカバーリッジが向上でき
る半導体素子の金属配線形成方法を提供する。 【構成】層間絶縁膜４が形成された基板１の上にコンタ
クトホール５を形成したのち、チタンと窒化チタンから
なった下部層１１が全体構造の上部に薄く蒸着される。
この下部層の上にアルミニウムが低温状態下で１次蒸着
される。１次蒸着されたアルミニウム１２Ｃは高温状態
下でフローさせコンタクトホール５の側壁の薄い部分を
充填する。フローさせたアルミニウム１２Ｄの上に、再
びアルミニウムが素子から所望厚さで低温状態で２次蒸
着されたのち、金属配線形成用マスクを用いたリソグラ
フィー及びエッチング工程で金属配線が形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の金属配線を
形成する方法に関するものであって、特にアルミニウム
が低温蒸着、高温フロー(Flow)及び低温蒸着の順序で蒸
着され、それによって、ステップカバーリッジ(Step-Co
verage) が向上できるようにした半導体素子の金属配線
の形成方法に関するものである。
形成する方法に関するものであって、特にアルミニウム
が低温蒸着、高温フロー(Flow)及び低温蒸着の順序で蒸
着され、それによって、ステップカバーリッジ(Step-Co
verage) が向上できるようにした半導体素子の金属配線
の形成方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子において金属配線は
コンタクトホールを形成したのち、粘着層としてチタン
を薄く蒸着し、拡散防止層として窒化チタンを蒸着し、
最終的にアルミニウムを厚く蒸着し、金属配線マスクを
用いたリソグラフィー(Litho-graphy)及びエッチング工
程で形成される。
コンタクトホールを形成したのち、粘着層としてチタン
を薄く蒸着し、拡散防止層として窒化チタンを蒸着し、
最終的にアルミニウムを厚く蒸着し、金属配線マスクを
用いたリソグラフィー(Litho-graphy)及びエッチング工
程で形成される。
【０００３】
【発明が解決しようとする課題】ところで、最近、半導
体素子が高集積化されていくことにつれて、極微小(Sub
Micron)の高集積素子においては金属配線の形成工程の
前まで多くの層が積層されるため高さが高くなり、さら
にコンタクトホールの大きさも小さくなってしまい、結
局、コンタクトホールは高い縦横比(Aspect Ratio)をな
すようになる。
体素子が高集積化されていくことにつれて、極微小(Sub
Micron)の高集積素子においては金属配線の形成工程の
前まで多くの層が積層されるため高さが高くなり、さら
にコンタクトホールの大きさも小さくなってしまい、結
局、コンタクトホールは高い縦横比(Aspect Ratio)をな
すようになる。
【０００４】縦横比が高くなるにつれて金属ステップカ
バーリッジ(Metal Step Coverrage)が悪くなりコンタク
トホールの側壁の下方に蒸着がよくできない部分が生じ
るようになる。その結果、コンタクトホールで金属の蒸
着不良、例えば、ボイド(Void) 発生及びコンタクトホ
ールの側壁に金属層が薄く形成され金属配線の電気的な
特性が弱化される問題がある。
バーリッジ(Metal Step Coverrage)が悪くなりコンタク
トホールの側壁の下方に蒸着がよくできない部分が生じ
るようになる。その結果、コンタクトホールで金属の蒸
着不良、例えば、ボイド(Void) 発生及びコンタクトホ
ールの側壁に金属層が薄く形成され金属配線の電気的な
特性が弱化される問題がある。
【０００５】図１はターゲットからウエーハの上へアル
ミニウム粒子が進行する状態を示した蒸着装備の概略図
であって、コンタクトホール５が多く形成されたウエー
ハ30をＡｌ-1％Si（アルミニウム１％を含有するシリコ
ン）からなったターゲット(Target)40に対応するように
位置させたのち、ターゲット40からアルミニウム粒子が
ウエーハ30の方にスパッターされる状態をしめしたもの
である。
ミニウム粒子が進行する状態を示した蒸着装備の概略図
であって、コンタクトホール５が多く形成されたウエー
ハ30をＡｌ-1％Si（アルミニウム１％を含有するシリコ
ン）からなったターゲット(Target)40に対応するように
位置させたのち、ターゲット40からアルミニウム粒子が
ウエーハ30の方にスパッターされる状態をしめしたもの
である。
【０００６】コンタクトホール５の縦横比が低い場合は
コンタクトホール５内部にアルミニウム蒸着が良好にな
されるものの、縦横比が高い場合はコンタクトホール５
の側壁のところの中でシャドーの影響(Shadow Effect)
を受ける部分、すなわち、スパッターされたアルミニウ
ムが直接到達しない部分でアルミニウムが十分に蒸着で
きないため金属の蒸着不良を誘発せしめる。
コンタクトホール５内部にアルミニウム蒸着が良好にな
されるものの、縦横比が高い場合はコンタクトホール５
の側壁のところの中でシャドーの影響(Shadow Effect)
を受ける部分、すなわち、スパッターされたアルミニウ
ムが直接到達しない部分でアルミニウムが十分に蒸着で
きないため金属の蒸着不良を誘発せしめる。
【０００７】特にコンタクトホール５がウエーハ30の端
部に形成される場合、ターゲット40とウエーハ30の間の
相対的位置に対する構造的な制限性によってシャドーの
影響を受けた部分はもっと増加する。また、縦横比が大
きければ大きいほどこのような現象は甚だしく引き起こ
される。
部に形成される場合、ターゲット40とウエーハ30の間の
相対的位置に対する構造的な制限性によってシャドーの
影響を受けた部分はもっと増加する。また、縦横比が大
きければ大きいほどこのような現象は甚だしく引き起こ
される。
【０００８】図２は従来の技術によって図１の"A" の部
分に金属配線が形成された状態を示したものである。シ
リコン基板１の上にゲート電極２とソース及びドレイン
電極用の不純物イオン注入領域３からなったトランジス
タを形成する。全体構造の上部に層間絶縁膜４を形成
し、不純物イオン注入領域３が露出されたようにコンタ
クトホール５を形成する。
分に金属配線が形成された状態を示したものである。シ
リコン基板１の上にゲート電極２とソース及びドレイン
電極用の不純物イオン注入領域３からなったトランジス
タを形成する。全体構造の上部に層間絶縁膜４を形成
し、不純物イオン注入領域３が露出されたようにコンタ
クトホール５を形成する。
【０００９】この状態で金属スパイキング(Metal Spiki
ng) 現象を防止する目的でチタンと窒化チタンからなっ
た下部層(Under Layer) ６を全体構造の上部に薄く蒸着
し、その上部に図１の蒸着装備を用いたアルミニウムス
パッタリング方式でアルミニウム層７を形成する。その
後、熱処理でフローしたのち、リソグラフィー及びエッ
チング工程において金属配線10を形成した状態を示した
ものである。
ng) 現象を防止する目的でチタンと窒化チタンからなっ
た下部層(Under Layer) ６を全体構造の上部に薄く蒸着
し、その上部に図１の蒸着装備を用いたアルミニウムス
パッタリング方式でアルミニウム層７を形成する。その
後、熱処理でフローしたのち、リソグラフィー及びエッ
チング工程において金属配線10を形成した状態を示した
ものである。
【００１０】このような工程から形成された金属配線10
はコンタクトホール５の一側壁、すなわち、シャドーの
影響を受ける部分( 図面では左側部分) でその厚さが極
めて薄くなり、さらにボイド８が形成され、前述したよ
うに金属配線の電気的な特性が弱化される。
はコンタクトホール５の一側壁、すなわち、シャドーの
影響を受ける部分( 図面では左側部分) でその厚さが極
めて薄くなり、さらにボイド８が形成され、前述したよ
うに金属配線の電気的な特性が弱化される。
【００１１】したがって、本発明はコンタクトホールの
シャドーの影響を受ける部分にもよく蒸着できるように
するために、アルミニウムが低温蒸着、高温フロー及び
低温蒸着の順序で蒸着されることによって、金属ステッ
プカバーリッジが向上できる半導体素子の金属配線形成
方法を提供することにその目的がある。
シャドーの影響を受ける部分にもよく蒸着できるように
するために、アルミニウムが低温蒸着、高温フロー及び
低温蒸着の順序で蒸着されることによって、金属ステッ
プカバーリッジが向上できる半導体素子の金属配線形成
方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めの本発明の金属配線形成工程は層間絶縁膜が形成され
た基板上にコンタクトホールを形成したのち、チタンと
窒化チタンからなった下部層を全体構造の上部に薄く蒸
着し、下部層の上にアルミニウムを50〜100 ℃の低温状
態で１次蒸着し、１次蒸着されたアルミニウムを470 〜
550 ℃の高温状態でフローさせ、コンタクトホールの側
壁の薄い部分を詰め、フローさせたアルミニウムの上に
150 〜 200℃の低温状態で再びアルミニウムを所望厚さ
で２次蒸着したのち、金属配線形成用のマスクを用いた
リソグラフィー及びエッチング工程で金属配線を形成す
ることを特徴とする。
めの本発明の金属配線形成工程は層間絶縁膜が形成され
た基板上にコンタクトホールを形成したのち、チタンと
窒化チタンからなった下部層を全体構造の上部に薄く蒸
着し、下部層の上にアルミニウムを50〜100 ℃の低温状
態で１次蒸着し、１次蒸着されたアルミニウムを470 〜
550 ℃の高温状態でフローさせ、コンタクトホールの側
壁の薄い部分を詰め、フローさせたアルミニウムの上に
150 〜 200℃の低温状態で再びアルミニウムを所望厚さ
で２次蒸着したのち、金属配線形成用のマスクを用いた
リソグラフィー及びエッチング工程で金属配線を形成す
ることを特徴とする。
【００１３】
【作用】前記手段によって、アルミニウム粒子と反応で
きるチタンと窒化チタンからなった下部層を蒸着したの
ち、低温状態でアルミニウム核を生成させ、このアルミ
ニウム核を中心としてアルミニウム層を所定厚さで形成
する。その後、高温状態でアルミニウム層をフローさせ
コンタクトホールの内部を詰めステップカバーリッジを
向上させ、その後、低温状態で再びアルミニウムの蒸着
工程を実施し表面反射度を向上させ、後続工程であるマ
スク工程を容易にする。
きるチタンと窒化チタンからなった下部層を蒸着したの
ち、低温状態でアルミニウム核を生成させ、このアルミ
ニウム核を中心としてアルミニウム層を所定厚さで形成
する。その後、高温状態でアルミニウム層をフローさせ
コンタクトホールの内部を詰めステップカバーリッジを
向上させ、その後、低温状態で再びアルミニウムの蒸着
工程を実施し表面反射度を向上させ、後続工程であるマ
スク工程を容易にする。
【００１４】
【実施例】以下、添付した図面を参照しながら本発明を
詳細に説明する。図４（Ａ）ないし図４（Ｆ）は本発明
の実施例による半導体素子の金属配線を形成する段階を
示したものであり、図３は図４（Ａ）ないし図４（Ｆ）
の工程によって本発明の金属配線が形成された状態を示
したものである。
詳細に説明する。図４（Ａ）ないし図４（Ｆ）は本発明
の実施例による半導体素子の金属配線を形成する段階を
示したものであり、図３は図４（Ａ）ないし図４（Ｆ）
の工程によって本発明の金属配線が形成された状態を示
したものである。
【００１５】図４（Ａ）はシリコン基板１上にゲート電
極２とソース及びドレイン電極用の不純物イオン注入領
域３からなったトランジスタを形成したのち、全体構造
の上部に層間絶縁膜４を厚く形成し、前記の不純物イオ
ン注入領域３のうち、いずれかの一つの領域に露出され
るようにコンタクトホール５を形成した状態で、コンタ
クトホール５を含む全体構造の上部に後続工程として蒸
着されるアルミニウム粒子と反応するチタンと窒化チタ
ンからなった下部層11を200 〜 300Å程度に薄く蒸着し
た状態を示したものである。
極２とソース及びドレイン電極用の不純物イオン注入領
域３からなったトランジスタを形成したのち、全体構造
の上部に層間絶縁膜４を厚く形成し、前記の不純物イオ
ン注入領域３のうち、いずれかの一つの領域に露出され
るようにコンタクトホール５を形成した状態で、コンタ
クトホール５を含む全体構造の上部に後続工程として蒸
着されるアルミニウム粒子と反応するチタンと窒化チタ
ンからなった下部層11を200 〜 300Å程度に薄く蒸着し
た状態を示したものである。
【００１６】図４（Ｂ）ないし図４（Ｄ）は50〜 100℃
の低温状態でアルミニウムを１次蒸着する段階を示した
ものである。図４（Ｂ）はアルミニウムの蒸着初期の状
態であって下部層11上に多くのアルミニウム核12A を成
長させた状態を示したものである。
の低温状態でアルミニウムを１次蒸着する段階を示した
ものである。図４（Ｂ）はアルミニウムの蒸着初期の状
態であって下部層11上に多くのアルミニウム核12A を成
長させた状態を示したものである。
【００１７】図４（Ｃ）はアルミニウムの蒸着中期の状
態であってアルミニウム核12A を中心としてアルミニウ
ム粒子12B が連続的に成長した状態を示したものであ
る。図４（Ｄ）はアルミニウムの１次蒸着末期の状態で
あって表面が滑らかなアルミニウム層12C が形成された
状態が示される。しかしながら、このアルミニウム層12
C はコンタクトホール５の内部の側壁にアルミニウム蒸
着がよくなされないため厚さの薄い部分が生じるように
なる。
態であってアルミニウム核12A を中心としてアルミニウ
ム粒子12B が連続的に成長した状態を示したものであ
る。図４（Ｄ）はアルミニウムの１次蒸着末期の状態で
あって表面が滑らかなアルミニウム層12C が形成された
状態が示される。しかしながら、このアルミニウム層12
C はコンタクトホール５の内部の側壁にアルミニウム蒸
着がよくなされないため厚さの薄い部分が生じるように
なる。
【００１８】図４（Ｅ）は前記のコンタクトホール５の
内部に厚さの薄いアルミニウム層12C を詰めるために47
0 〜 550℃の高温状態でアルミニウム層12C をフローさ
せコンタクトホール５の内部を詰めステップカバリッジ
を向上させたものの、高温処理のため表面が荒いアルミ
ニウム層12D が形成された状態を示したものである。
内部に厚さの薄いアルミニウム層12C を詰めるために47
0 〜 550℃の高温状態でアルミニウム層12C をフローさ
せコンタクトホール５の内部を詰めステップカバリッジ
を向上させたものの、高温処理のため表面が荒いアルミ
ニウム層12D が形成された状態を示したものである。
【００１９】図４（Ｆ）は前記の表面の荒いアルミニウ
ム層12D を滑らかにするために150〜 200℃の低温状態
でアルミニウム蒸着工程を２次的に実施することによっ
て、素子が所望厚さで表面が滑らかなアミニウム層12が
形成された状態を示したものである。すなわち、アルミ
ニウムの表面が滑らかになり表面の反射度が向上するた
め、後続工程であるマスク工程を容易にすることができ
る。
ム層12D を滑らかにするために150〜 200℃の低温状態
でアルミニウム蒸着工程を２次的に実施することによっ
て、素子が所望厚さで表面が滑らかなアミニウム層12が
形成された状態を示したものである。すなわち、アルミ
ニウムの表面が滑らかになり表面の反射度が向上するた
め、後続工程であるマスク工程を容易にすることができ
る。
【００２０】図３は前述した本発明の工程段階（図４
（Ａ）ないし図４（Ｆ））を実施し、その後、金属配線
形成用マスクを用いたリソグラフィー及びエッチング工
程によって金属配線20が完成された状態を示したもので
ある。
（Ａ）ないし図４（Ｆ））を実施し、その後、金属配線
形成用マスクを用いたリソグラフィー及びエッチング工
程によって金属配線20が完成された状態を示したもので
ある。
【００２１】
【発明の効果】前述のようにアルミニウム粒子と反応で
きるチタンと窒化チタンからなった下部層を蒸着したの
ち、低温状態でアルミニウム核を生成させ、このアルミ
ニウム核を中心としてアルミニウム層を所定厚さで形成
する。その後、高温状態でアルミニウム層をフローさせ
コンタクトホールの内部を詰めステップカバーリッジを
向上させ、その後、低温状態で再びアルミニウムの蒸着
工程を実施し表面反射度を向上させ、後続工程であるマ
スク工程を容易にすることによって、コンタクトホール
の縦横比が高い高集積半導体素子の製造ができるように
することができる。
きるチタンと窒化チタンからなった下部層を蒸着したの
ち、低温状態でアルミニウム核を生成させ、このアルミ
ニウム核を中心としてアルミニウム層を所定厚さで形成
する。その後、高温状態でアルミニウム層をフローさせ
コンタクトホールの内部を詰めステップカバーリッジを
向上させ、その後、低温状態で再びアルミニウムの蒸着
工程を実施し表面反射度を向上させ、後続工程であるマ
スク工程を容易にすることによって、コンタクトホール
の縦横比が高い高集積半導体素子の製造ができるように
することができる。
【図１】ターゲットからウエーハの上にアルミニウム粒
子が進行する状態を示した蒸着装備の概略図である。
子が進行する状態を示した蒸着装備の概略図である。
【図２】従来技術によって金属配線を形成した状態を示
した断面図である。
した断面図である。
【図３】本発明の実施例によって金属配線を形成した状
態を示した断面図である。
態を示した断面図である。
【図４】（Ａ）ないし（Ｆ）は本発明の実施例による金
属配線を形成する段階を示した断面図である。
属配線を形成する段階を示した断面図である。
１ シリコン基板 ２ ゲー
ト酸化膜 ３ 不純物イオン注入領域 ４ 層間
絶縁膜 ５ コンタクトホール 6,11 下部
層 7,12,12C,12D アルミニウム層 8 ボイ
ド 10,20 金属配線 12A アル
ミニウム核 12B アルミニウム粒子 30 ウエ
ーハ 40 ターゲット
ト酸化膜 ３ 不純物イオン注入領域 ４ 層間
絶縁膜 ５ コンタクトホール 6,11 下部
層 7,12,12C,12D アルミニウム層 8 ボイ
ド 10,20 金属配線 12A アル
ミニウム核 12B アルミニウム粒子 30 ウエ
ーハ 40 ターゲット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 (72)発明者 張 ▲ひゅん▼ 珍 大韓民国 京幾道 安養市 安養 ５洞 390−40番地 (72)発明者 高 在 浣 大韓民国 京幾道 城南市 中院区 銀杏 洞 現代アパート 101−907 (72)発明者 具 永 謨 大韓民国 京幾道 利川郡 利川邑 倉前 里 現代アパート 203−204 (72)発明者 金 世 ▲じょん▼ 大韓民国 ソウル市 江南区 狎鴎亭洞 現代アパート 31棟 1003号
Claims (4)
- 【請求項１】半導体素子の金属配線形成方法において、
層間絶縁膜が形成された基板の上にコンタクトホールを
形成したのち、チタンと窒化チタンからなった下部層を
全体構造の上部に薄く蒸着する段階と、前記段階から前
記下部層の上にアルミウムを低温状態で１次蒸着する段
階と、前記段階から前記の１次蒸着したアルミニウムを
高温状態でフローさせ、コンタクトホール側壁の薄い部
分を詰める段階と、前記段階から前記のフローさせたア
ルミニウムの上に再びアルミニウムを素子から所望厚さ
で低温状態で２次蒸着したのち、金属配線マスクを用い
たリソグラフィー及びエッチング工程で金属配線を形成
する段階からなることを特徴とする半導体素子の金属配
線形成方法。 - 【請求項２】第１請求項において、前記の１次アルミニ
ウム蒸着工程は５０〜１００℃程度の低温状態で実施さ
れることを特徴とする半導体素子の金属配線形成方法。 - 【請求項３】第１請求項において、前記の１次アルミニ
ウムフロー工程は４７０〜５５０℃程度の高温状態で実
施されることを特徴とする半導体素子の金属配線形成方
法。 - 【請求項４】第１請求項において、前記の２次アルミニ
ウム蒸着工程は１５０〜２００℃程度の低温状態で実施
されることを特徴とする半導体素子の金属配線形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930024966A KR0127271B1 (ko) | 1993-11-23 | 1993-11-23 | 반도체 소자의 금속배선 형성방법 |
| KR93-24966 | 1993-11-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321205A true JPH07321205A (ja) | 1995-12-08 |
Family
ID=19368700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6288261A Pending JPH07321205A (ja) | 1993-11-23 | 1994-11-22 | 半導体素子の金属配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07321205A (ja) |
| KR (1) | KR0127271B1 (ja) |
| DE (1) | DE4441704A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016159322A1 (ja) * | 2015-03-31 | 2017-08-03 | 浜松ホトニクス株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG42438A1 (en) * | 1995-09-27 | 1997-08-15 | Motorola Inc | Process for fabricating a CVD aluminium layer in a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320024A (ja) * | 1991-03-20 | 1992-11-10 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-11-23 KR KR1019930024966A patent/KR0127271B1/ko not_active IP Right Cessation
-
1994
- 1994-11-22 JP JP6288261A patent/JPH07321205A/ja active Pending
- 1994-11-23 DE DE4441704A patent/DE4441704A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320024A (ja) * | 1991-03-20 | 1992-11-10 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2016159322A1 (ja) * | 2015-03-31 | 2017-08-03 | 浜松ホトニクス株式会社 | 半導体装置 |
| US10141368B2 (en) | 2015-03-31 | 2018-11-27 | Hamamatsu Photonics K.K. | Semiconductor device |
| US10403676B2 (en) | 2015-03-31 | 2019-09-03 | Hamamatsu Photonics K.K. | Semiconductor device manufacturing method |
| US10615220B2 (en) | 2015-03-31 | 2020-04-07 | Hamamatsu Photonics K.K. | Semiconductor device and manufacturing method thereof |
| US10622402B2 (en) | 2015-03-31 | 2020-04-14 | Hamamatsu Photonics K.K. | Semiconductor device |
| US10622403B2 (en) | 2015-03-31 | 2020-04-14 | Hamamatsu Photonics K.K. | Semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4441704A1 (de) | 1995-05-24 |
| KR0127271B1 (ko) | 1998-04-02 |
| KR950015606A (ko) | 1995-06-17 |
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