JPH0226055A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0226055A
JPH0226055A JP17597688A JP17597688A JPH0226055A JP H0226055 A JPH0226055 A JP H0226055A JP 17597688 A JP17597688 A JP 17597688A JP 17597688 A JP17597688 A JP 17597688A JP H0226055 A JPH0226055 A JP H0226055A
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JP
Japan
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insulating film
film
insulation film
semiconductor substrate
coating
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Pending
Application number
JP17597688A
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English (en)
Inventor
Hideto Ozaki
尾崎 秀人
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Publication of JPH0226055A publication Critical patent/JPH0226055A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多層配線構造を得るに好適な半導体装置の製
造方法に関する。
従来の技術 デバイスの高集積化、高速化を図るため、多層配線構造
を備えたものが増えている。多層配線構造を実現するに
は、上層配線と下層配線の間に電気的絶縁と下層配線の
凹凸を抑制するための平坦化とが可能な層間絶縁膜を設
けることが必要である。
従来の多層配線構造を実現するにあたり、層間絶縁膜と
して塗布方式により形成する絶縁膜を採用した従来の半
導体装置の製造方法を第2図(a)〜(c)の工程図を
参照して説明する。なお、第2図はアルミニウム(AI
の二層配線の製造工程を示しており、簡明化のため半導
体素子領域と平坦化領域は示していない。
この製造方法では、まず、半導体基板1の中に作り込ま
れた半導体素子(図中には示されていない)を相互接続
するために、AM合金膜などからなる膜厚0.8μmの
導体膜をスパッタリングなどで形成し、さらに、所定の
レジストパターン2を形成したのち、ドライエツチング
をほどこして下層配線3を形成する〔第2図(a)〕。
この〕最レジストパターン2を除去し、450℃程度の
熱処理を30分間はどこすことによって、半導体素子を
安定化させる。そののち、ヒロックと称される下層配線
3の突起などにより生じる層間絶縁膜の電気的耐圧の劣
化を防止するため、プラズマCVD法による酸化シリコ
ン膜などを、CVD層間絶縁膜4として0.5μmの厚
さに堆積する。
次に、下層配線3によって生じた半導体基板1の表面の
凹凸を平坦にするため、(下層配線上の膜厚が0.1μ
「nの)塗布絶縁膜5を回転塗布し、塗布絶縁膜5中の
溶剤を除くため200℃の熱乾燥処理を30分間はどほ
どこす。引き続き、塗布絶縁膜5の重縮合を生じさせる
ため、450℃の熱処理を30分間はどこす〔第2図(
b)〕。
最後に、下層配線3の上に形成されたCVD層間絶縁膜
4と塗布絶縁膜5にスルーホール6を開孔し、上層配線
7を第2図(a)と同様な工程を経て形成する〔第2図
(C)〕。以上の工程を経て半導体基板1上に二層配線
が形成される。
発明が解決しようとする課題 しかしながら、配線の微細化にともない隣り合う下層配
線3間のスペースが狭くなると、配線の段差形状をなだ
らかにする塗布絶縁膜4の形成とステップカバレージが
比較的良好なスパッタ蒸着法とを用いても、段差部に均
一な厚さの導体膜を形成することが困難となり、上層配
線7の信頼性の低下を招く。なお、下層配#I3の段差
形状は。
下層配線3の膜厚を薄くすること、あるいは、塗布絶縁
膜4を厚くすることによって緩和されるが、前者の対策
をほどこすと配線抵抗の増加ならびにストレス、エレク
トロマイグレーションなどによる信頼性の低下を招く。
一方、後者の対策をほどこすと塗布絶縁膜5の塗布後に
おける熱処理の際にこの塗布絶縁膜5に生じる熱応力で
クラックが発生する。このような問題を含む従来の製造
方法では、配線パターンの微細化に限界がある。
そこで本発明はこのような問題点を解決し、塗布絶縁膜
にクラックの原因となるような大きな熱応力が発生する
ことを防止できるようにすることを目的とする。
課題を解決するための手段 上記目的を達成するため本発明の半導体装置の製造方法
は、半導体素子が作り込まれた半導体基板上に導体膜を
形成したのちに同導体膜上に所定のレジストパターンを
形成する工程と、同レジストパターンをマスクにして前
記導体膜にドライエツチングをほどこしパターンを形成
する工程と、前記レジストパターンを除去する工程と、
前記半導体基板に絶縁膜を形成する工程と、同絶縁膜上
に塗布絶縁膜を塗布する工程と、同塗布絶縁膜を乾燥さ
せる工程と、同塗布絶縁膜に不純物をイオン注入して熱
処理する工程とを経て、前記半導体基板の表面の凹凸を
平坦にするものである。
作用 すなわち、本発明の製造方法によれば、塗布絶縁膜に不
純物イオンを注入することにより、塗布絶縁膜にダメー
ジ層が形成されて、このイオン注入後の熱処理時に生じ
る応力が緩和される。また、このダメージ層により、重
縮合(イオン注入後の熱処理)で生じるガス成分の外向
き拡散が促進される。したがって、クラックを生じるこ
となしに厚い塗布絶縁膜が充分に重縮合され、電気的に
安定な膜になる。
実施例 本発明にかかる半導体装置の製造方法の一実施例を第1
図(a)〜(c)の工程順図を参照して説明する。なお
、簡明化のために図中にはAM二層配線部分のみを示し
、半導体素子領域や平坦化領域は示していない。
本発明の製造方法でも、まず半導体基板1の中に作り込
まれた半導体素子領域(図示されていない)を相互接続
するために、A見合金膜からなる膜厚0.8μmの導体
膜をスパッタ蒸着で形成し。
さらに、所定のレジストパターン2を形成したのち、ド
ライエツチングをほどこして下層配線3を形成する〔第
1図(a)〕。
この後、レジストパターン2を除去し、450℃程度の
熱処理を30分間はどこして、半導体素子の特性を安定
させたのち、プラズマCVD法による酸化シリコン膜な
どをCVD層間絶縁膜4として、0.5μmの厚さに堆
積する。
次に、下層配線3によって生じた半導体基板1の表面の
凹凸を平坦にするため、(下層配線上の膜厚が0.2μ
mの)塗布絶縁膜4を回転塗布し、塗布絶縁膜5中の溶
剤を除き1重縮合を行うため350℃の熱処理を30分
間はど行う。この処理後に、アルゴンイオン8を加速電
圧120eV、ドース量]、 X 10” / adで
塗布絶縁膜4に注入し、この塗布絶縁膜4の重縮合を促
進するため熱処理を450℃で30分間はどこす。
このイオン注入を導入することにより、塗布絶縁膜4に
ダメージ層を形成し、イオン注入後の熱処理時に生じる
応力(ひずみ)を緩和することができる。また、このダ
メージ層により重縮合(イオン注入後の熱処理)で生じ
るガス成分(HZ○など)の外向拡散が促進する。した
がって、クラックを生じることなく、厚い塗布絶縁膜5
を充分に重縮合させ、電気的に安定な膜にすることがで
きる。このイオン注入には、アルゴンイオンに限らず、
他の不活性ガスイオン、酸素イオン、シリコンイオンも
しくは半導体基板に含まれる不純物イオンなど塗布絶縁
膜4にダメージ層を形成できるものであればよい〔第1
図(b))。
次に、従来の技術に関連して記載したように、周知の方
法でAA二層配線構造を形成する。すなわち、下層配線
3の上に形成されたCVD層間絶縁膜4と塗布絶縁膜5
にスルーホール6を開孔し、上層配線7を第1図(a)
と同様な工程を経て形成する〔第1図(C)〕。
以上の工程を経て本発明の製造方法による二層配線構造
が形成される。
以上の実施例による多層配線構造では、塗布絶縁膜5の
厚膜化により上層配線のステップカバレージは大幅に改
善され、配線の不良を防止することができる。
なお、本実施例では単層構造の塗布絶縁膜5について説
明したが同様に二層以上の構造を有する塗布絶縁膜にも
実施すれば、さらに上層配線のステップカバレージを向
上させることができる。塗布絶縁膜5は、シラノール化
合物を含む有機溶剤の塗布とその後の熱処理によって形
成されるものである。
また、配線についても、アルミニウム合金膜に限られる
ものではなく、たとえば、アルミニウム膜、多結晶シリ
コン膜、シリサイド膜もしくは高融点金属膜などであれ
ばよい。
発明の詳細 な説明したように、本発明の半導体装置の製造方法によ
れば、塗布絶縁膜に不純物イオンを注入してダメージ層
を形成し、このイオン注入後の熱処理時に生じる応力を
緩和するものであるため、塗布絶縁膜を厚くすることが
可能となって上層配線の断線を防止することができ、半
導体装置の信頼性を向上させる効果が奏される。
【図面の簡単な説明】
第1図(a)〜(c)は本発明にかかる半導体装置の製
造方法の一実施例を示す工程図、第2図(、)〜(c)
は従来の半導体装置の製造方法の工程図である。 1・・・半導体基板、2・・・レジストパターン、3・
・・下層配線、4・・・CVD層間絶縁膜、5・・・塗
布絶縁膜、8・・・アルゴンイオン。 代理人   森  本  義  弘 笑 図 5;z岳#!鼻腰 3 アルク゛ンイ才ン

Claims (1)

    【特許請求の範囲】
  1. 1、半導体素子が作り込まれた半導体基板上に導体膜を
    形成したのちに同導体膜上に所定のレジストパターンを
    形成する工程と、同レジストパターンをマスクにして前
    記導体膜にドライエッチングをほどこしパターンを形成
    する工程と、前記レジストパターンを除去する工程と、
    前記半導体基板に絶縁膜を形成する工程と、同絶縁膜上
    に塗布絶縁膜を塗布する工程と、同塗布絶縁膜を乾燥さ
    せる工程と、同塗布絶縁膜に不純物をイオン注入して熱
    処理する工程とを経て、前記半導体基板の表面の凹凸を
    平坦にする半導体装置の製造方法。
JP17597688A 1988-07-14 1988-07-14 半導体装置の製造方法 Pending JPH0226055A (ja)

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Cited By (10)

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