JPS61203654A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS61203654A JPS61203654A JP4513385A JP4513385A JPS61203654A JP S61203654 A JPS61203654 A JP S61203654A JP 4513385 A JP4513385 A JP 4513385A JP 4513385 A JP4513385 A JP 4513385A JP S61203654 A JPS61203654 A JP S61203654A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- film
- insulating film
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特に２！
ｉ配ｌ！！構造を有したバイポーラＩＣに係わるもので
ある。
ｉ配ｌ！！構造を有したバイポーラＩＣに係わるもので
ある。
従来、２層配線構造の半導体装置としては、例えば第２
図に示すものが知られている。図中の１は、半導体基板
である。この基板１上には、酸化膜２を介して第１層目
の配線３が設けられている。
図に示すものが知られている。図中の１は、半導体基板
である。この基板１上には、酸化膜２を介して第１層目
の配線３が設けられている。
この配線３を含む酸化ＩＩ ２上には、プラズマ法によ
り形成されたシリコン窒化膜４及びポリイミドｌ！５か
らなる層間絶縁膜が設けられている。前記配線３に対応
する層間絶縁膜には、コンタクトホール６が設けられて
いる。前記層間絶縁膜上には、前記配線３とコンタクト
ホール６を介して接続する第２層目の配線７が設けられ
ている。この第２層目の配線７を含む全面には、パッシ
ベーション膜８が設けられている。
り形成されたシリコン窒化膜４及びポリイミドｌ！５か
らなる層間絶縁膜が設けられている。前記配線３に対応
する層間絶縁膜には、コンタクトホール６が設けられて
いる。前記層間絶縁膜上には、前記配線３とコンタクト
ホール６を介して接続する第２層目の配線７が設けられ
ている。この第２層目の配線７を含む全面には、パッシ
ベーション膜８が設けられている。
ところで、こうした２層配線構造の半導体装置は、層間
絶縁膜をポリイミド膜５とシリコン窒化！！４から構成
するため、次に述べる長所を有し、幅広く使用される膜
である。
絶縁膜をポリイミド膜５とシリコン窒化！！４から構成
するため、次に述べる長所を有し、幅広く使用される膜
である。
■、シリコン窒化躾による効果：（ア）電気的に安定な
膜である。（イ）Ｎａ等のアルカリイオンに対するブロ
ック性が優れている。（つ）ステップカバレージが良好
である。（１）電気的絶縁性が優れている。（オ）クラ
ンク等の機械的強度が優れている。（力）水に対するブ
ロック効果が大きい。
膜である。（イ）Ｎａ等のアルカリイオンに対するブロ
ック性が優れている。（つ）ステップカバレージが良好
である。（１）電気的絶縁性が優れている。（オ）クラ
ンク等の機械的強度が優れている。（力）水に対するブ
ロック効果が大きい。
■、ポリイミド膜による効果：段差部を埋める効果が大
きい。
きい。
〔背景技術の問題点〕
しかしながら、従来技術によれば、以下に示す欠点を有
する。
する。
■、ポリイミド膜５の耐ＲＩＥ性が低い。
即ち、高集積化に伴いコンタクトホール形成部の微細化
が必要で、そのためにはウェットエツチングから反応性
イオンエツチング（ＲＩＥ＞などのドライエツチングが
不可欠となる。この際、レジストをマスクとして０２Ｒ
ＩＥでエツチングすれば、レジストとポリイミド膜５の
選択比を１以上に確保する事は困難であるため、ポリイ
ミド膜５にピンホールが発生する。その結果、次工程の
シリコン窒化膜４を１度でエツチングすると、層間ショ
ートの原因となる。そのため、ポリイミド膜５及びシリ
コン窒化膜４の２層構造の層間絶縁膜の１度抜きは困難
となる。
が必要で、そのためにはウェットエツチングから反応性
イオンエツチング（ＲＩＥ＞などのドライエツチングが
不可欠となる。この際、レジストをマスクとして０２Ｒ
ＩＥでエツチングすれば、レジストとポリイミド膜５の
選択比を１以上に確保する事は困難であるため、ポリイ
ミド膜５にピンホールが発生する。その結果、次工程の
シリコン窒化膜４を１度でエツチングすると、層間ショ
ートの原因となる。そのため、ポリイミド膜５及びシリ
コン窒化膜４の２層構造の層間絶縁膜の１度抜きは困難
となる。
■、ポリイミド１１１５の吸湿性が高く、第２層目の配
線との密着性が低い。
線との密着性が低い。
即ち、ポリイミド膜の吸湿性が非常に高いため。
吸湿した後急激な熱処理を施すと、第２層目の金属層７
の下部のポリイミド族５が放湿して第２層目の配線７に
ボイド現象が生じる（第３図図示）。
の下部のポリイミド族５が放湿して第２層目の配線７に
ボイド現象が生じる（第３図図示）。
なお、このボイド現象を防止するために、従来高温熱処
理前に必ず低温（１６０℃）の長時間（２〜４Ｈ）ベイ
クを行なう手段が取られているが、作業時間が長くなる
ため好ましくない。
理前に必ず低温（１６０℃）の長時間（２〜４Ｈ）ベイ
クを行なう手段が取られているが、作業時間が長くなる
ため好ましくない。
本発明は上記事情に鑑みてなされたもので、ポリイミド
膜の耐ＲＩＥ性を向上してこれに起因する層間ショート
等の発生を回避するとともに、ポリイミド膜の対吸湿性
を向上してボイド現象を回避しえる半導体装置及びその
製造方法を提供するものである。
膜の耐ＲＩＥ性を向上してこれに起因する層間ショート
等の発生を回避するとともに、ポリイミド膜の対吸湿性
を向上してボイド現象を回避しえる半導体装置及びその
製造方法を提供するものである。
本願筒１の発明は、半導体基板と、この基板上に該基板
と絶縁して設けられた第１層目の配線と、この配線を含
む基板上に設けられた第１の絶縁膜とポリイミド膜と第
２の絶縁膜の３層構造の層間絶縁膜と、前記配線に対応
する層間絶縁膜に設けられたコンタクトホールと、この
コンタクトホールに前記配線に接続して設けられた第２
層目の配線とを具備することを特徴とし、これによりポ
リイミド膜の耐ＲＩＥ性の向上、ポリイミド膜の対吸湿
性の向上を図ったものである。
と絶縁して設けられた第１層目の配線と、この配線を含
む基板上に設けられた第１の絶縁膜とポリイミド膜と第
２の絶縁膜の３層構造の層間絶縁膜と、前記配線に対応
する層間絶縁膜に設けられたコンタクトホールと、この
コンタクトホールに前記配線に接続して設けられた第２
層目の配線とを具備することを特徴とし、これによりポ
リイミド膜の耐ＲＩＥ性の向上、ポリイミド膜の対吸湿
性の向上を図ったものである。
本願筒２の発明は、半導体基板上に第１層目の配線を前
記基板と絶縁して設ける工程と、全面に第１の絶縁膜と
ポリイミド膜と第２の絶縁膜の３層構造の層間絶縁膜を
形成する工程と、このコンタクトホールを介して前記配
線に接続する第２層目の配線を形成する工程とを具備す
ることを特徴とし、これにより本願筒１の発明と同様な
効果を得ることを図ったものである。
記基板と絶縁して設ける工程と、全面に第１の絶縁膜と
ポリイミド膜と第２の絶縁膜の３層構造の層間絶縁膜を
形成する工程と、このコンタクトホールを介して前記配
線に接続する第２層目の配線を形成する工程とを具備す
ることを特徴とし、これにより本願筒１の発明と同様な
効果を得ることを図ったものである。
以下、本発明の一実施例を第１図（ａ）〜（ｄ）を参照
して説明する。
して説明する。
まず、半導体基板１１上に酸化膜１２を形成した後、全
面に例えば厚さ１１ＩＩｎのＡｆｆｉ−８ｉ −Ｃｕか
らなる金属をスパッタ法により蒸着した後、これを写真
蝕刻法（ＰＥＰ）等によりパターニングして第１層目の
配線１３を形成した（第１図（ａ）図示）。つづいて、
全面にプラズマ法により厚さ１ｐのシリコン窒化膜１４
を堆積した後、厚さ０．３ｐｔのポリイミド膜１５を被
覆し、更に厚さ０．１譚の減圧ＣＶＤＳｉ ０２膜（以
下、ＣＶＤ酸化膜という）１６を堆積した（第１図（ｂ
）図示）。ここで、前記シリコン窒化膜１４、ポリイミ
ド膜１５及びＣＶＤ酸化膜１６を総称して３層構造の層
間絶縁膜と呼ぶ。次いで、前記配線１３の一部に対応す
る層間絶縁膜を図示しないレジストをマスクとしてＲＩ
Ｈにより選択的に除去し、コンタクトホール１７を形成
した（第１図（Ｃ）図示）。更に、全面に厚さ１．５譚
のＡｆｆｉ−Ｃｕからなる金属をスパッタ法により蒸着
した後、前記と同様ＰＥＰ等によりバターニングし、前
記配線１３とコンタクトホール１７を介して接続する第
２層目の配線１８を形成した。しかる後、全面に厚さ１
−のプラズマ法によるシリコン窒化膜（パッシベーショ
ン膜）１９を形成して半導体装置を製造したく第１図（
ｄ）図示）。
面に例えば厚さ１１ＩＩｎのＡｆｆｉ−８ｉ −Ｃｕか
らなる金属をスパッタ法により蒸着した後、これを写真
蝕刻法（ＰＥＰ）等によりパターニングして第１層目の
配線１３を形成した（第１図（ａ）図示）。つづいて、
全面にプラズマ法により厚さ１ｐのシリコン窒化膜１４
を堆積した後、厚さ０．３ｐｔのポリイミド膜１５を被
覆し、更に厚さ０．１譚の減圧ＣＶＤＳｉ ０２膜（以
下、ＣＶＤ酸化膜という）１６を堆積した（第１図（ｂ
）図示）。ここで、前記シリコン窒化膜１４、ポリイミ
ド膜１５及びＣＶＤ酸化膜１６を総称して３層構造の層
間絶縁膜と呼ぶ。次いで、前記配線１３の一部に対応す
る層間絶縁膜を図示しないレジストをマスクとしてＲＩ
Ｈにより選択的に除去し、コンタクトホール１７を形成
した（第１図（Ｃ）図示）。更に、全面に厚さ１．５譚
のＡｆｆｉ−Ｃｕからなる金属をスパッタ法により蒸着
した後、前記と同様ＰＥＰ等によりバターニングし、前
記配線１３とコンタクトホール１７を介して接続する第
２層目の配線１８を形成した。しかる後、全面に厚さ１
−のプラズマ法によるシリコン窒化膜（パッシベーショ
ン膜）１９を形成して半導体装置を製造したく第１図（
ｄ）図示）。
しかして、本発明によれば、第１層目の配線１３を形成
後、上層部が厚さの薄いＣＶＤ酸化膜１６からなる層間
絶縁膜を堆積するため、ＣＶＤ酸化膜１６とこの下層の
ポリイミド膜１５の選択比が高くなる。従って、レジス
トをマスクとじて層間絶縁膜をＲＩＥでエツチングする
際、ポリイミドｗＡ１５にピンホールが発生して層間シ
ョートが生ずるのを回避できる。また、ＣＶＤ酸化膜１
６の存在により、エツチング時のマスクとなるレジスト
が仮に侵されてもＣｖＤ酸化１１１６がマスクとなり、
所定のコンタクトホール１７の形成が可能となる。また
、上記と同様な理由により、ＣＶＤ酸化膜１６と第２層
目の配線１８との密着性が高くなり、第２層目の配線１
８のボイド現象を回避でき、もって機械的なストレスを
緩和して第２層目の配線１８の剥がれ、スライドを防止
できる。従って、従来、ボイド発生防止のために高温熱
処理前に低温でかつ長時間のベイクを必要としたが、本
発明によればこの作業が全く不要となる。更に、３層構
造の層間絶縁膜を１度のＲＩＥでエツチング除去してコ
ンタラクトホールを形成でき、工程を短縮できる。
後、上層部が厚さの薄いＣＶＤ酸化膜１６からなる層間
絶縁膜を堆積するため、ＣＶＤ酸化膜１６とこの下層の
ポリイミド膜１５の選択比が高くなる。従って、レジス
トをマスクとじて層間絶縁膜をＲＩＥでエツチングする
際、ポリイミドｗＡ１５にピンホールが発生して層間シ
ョートが生ずるのを回避できる。また、ＣＶＤ酸化膜１
６の存在により、エツチング時のマスクとなるレジスト
が仮に侵されてもＣｖＤ酸化１１１６がマスクとなり、
所定のコンタクトホール１７の形成が可能となる。また
、上記と同様な理由により、ＣＶＤ酸化膜１６と第２層
目の配線１８との密着性が高くなり、第２層目の配線１
８のボイド現象を回避でき、もって機械的なストレスを
緩和して第２層目の配線１８の剥がれ、スライドを防止
できる。従って、従来、ボイド発生防止のために高温熱
処理前に低温でかつ長時間のベイクを必要としたが、本
発明によればこの作業が全く不要となる。更に、３層構
造の層間絶縁膜を１度のＲＩＥでエツチング除去してコ
ンタラクトホールを形成でき、工程を短縮できる。
また、本発明に係る半導体装置は、第１図（ｄ）に示す
如く、半導体基板１１上に該基板１１と絶縁して第１層
目の配線１３を設け、この配線１１を含む基板１１上に
シリコン窒化１１１１４とポリイミド１１１５とＣＶＤ
Ｈ化膜１６の３層構造の層間絶縁膜を設け、更にこのｍ
ｓ絶縁膜上に第２層目の配線１８をコンタクトホール１
７を介して第１層目の配線１３に接続するように設けた
構造となっている。従って、前記と同様、ポリイミド膜
１５のＲＩＥに対する悪影響を軽減してポリイミド膜１
５のピンホールを回避し、これに起因する層間ショート
をなくすとともに、ポリイミド族１５に対するブロック
効果を高めて第２１ｉ目の配置１１８の剥がれ、スライ
ドを防止できる等の種々の効果を有する。
如く、半導体基板１１上に該基板１１と絶縁して第１層
目の配線１３を設け、この配線１１を含む基板１１上に
シリコン窒化１１１１４とポリイミド１１１５とＣＶＤ
Ｈ化膜１６の３層構造の層間絶縁膜を設け、更にこのｍ
ｓ絶縁膜上に第２層目の配線１８をコンタクトホール１
７を介して第１層目の配線１３に接続するように設けた
構造となっている。従って、前記と同様、ポリイミド膜
１５のＲＩＥに対する悪影響を軽減してポリイミド膜１
５のピンホールを回避し、これに起因する層間ショート
をなくすとともに、ポリイミド族１５に対するブロック
効果を高めて第２１ｉ目の配置１１８の剥がれ、スライ
ドを防止できる等の種々の効果を有する。
以上詳述した如く本発明によれば、ポリイミド族の耐Ｒ
ＩＥ性を向上して層間ショートを回避できるとともに、
ポリイミド族の吸湿性を緩和しれ第２層目の剥がれ、ス
ライドを回避する等積々の効果を有する半導体装置及び
その製造方法を提供できるものである。
ＩＥ性を向上して層間ショートを回避できるとともに、
ポリイミド族の吸湿性を緩和しれ第２層目の剥がれ、ス
ライドを回避する等積々の効果を有する半導体装置及び
その製造方法を提供できるものである。
第１図（ａ）〜（ｄ）は本発明の一実施例に係る半導体
装置の製造方法を工程順に示す断面図、第２図は従来の
半導体装置の断面図、第３図は従来の半導体装置に係る
ボイド現象を説明するための断面図である。 １１・・・半導体基板、１３．１８・・・配線、１４・
・・シリコン窒化膜、１５・・・ポリイミド膜、１６・
・・減圧ＣＶＤＳｉ ０２膜、１７・・・コンタクトホ
ール、１９・・・パッシベーション膜。
装置の製造方法を工程順に示す断面図、第２図は従来の
半導体装置の断面図、第３図は従来の半導体装置に係る
ボイド現象を説明するための断面図である。 １１・・・半導体基板、１３．１８・・・配線、１４・
・・シリコン窒化膜、１５・・・ポリイミド膜、１６・
・・減圧ＣＶＤＳｉ ０２膜、１７・・・コンタクトホ
ール、１９・・・パッシベーション膜。
Claims (3)
- （１）、半導体基板と、この基板上に該基板と絶縁して
設けられた第１層目の配線と、この配線を含む基板上に
設けられた第１の絶縁膜とポリイミド膜と第２の絶縁膜
の３層構造の層間絶縁膜と、前記配線に対応する層間絶
縁膜に設けられたコンタクトホールと、このコンタクト
ホールに前記配線に接続して設けられた第２層目の配線
とを具備することを特徴とする半導体装置。 - （２）、半導体基板上に第１層目の配線を前記基板と絶
縁して設ける工程と、全面に第１の絶縁膜とポリイミド
膜と第２の絶縁膜の３層構造の層間絶縁膜を形成する工
程と、前記配線に対応する層間絶縁膜を選択的に除去し
コンタクトホールを形成する工程と、このコンタクトホ
ールを介して前記配線に接続する第２層目の配線を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。 - （３）、層間絶縁膜を反応性イオンエッチングにより選
択的に除去することを特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4513385A JPS61203654A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4513385A JPS61203654A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61203654A true JPS61203654A (ja) | 1986-09-09 |
Family
ID=12710774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4513385A Pending JPS61203654A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203654A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164339A (en) * | 1988-09-30 | 1992-11-17 | Siemens-Bendix Automotive Electronics L.P. | Fabrication of oxynitride frontside microstructures |
| EP0652590B1 (en) * | 1993-11-05 | 1999-01-13 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device with a bump electrode |
| JP2012521082A (ja) * | 2009-03-20 | 2012-09-10 | ミクロガン ゲーエムベーハー | 垂直接触電子部品及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434786A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Electronic apparatus with multi-layer wiring and its manufacture |
-
1985
- 1985-03-07 JP JP4513385A patent/JPS61203654A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434786A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Electronic apparatus with multi-layer wiring and its manufacture |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164339A (en) * | 1988-09-30 | 1992-11-17 | Siemens-Bendix Automotive Electronics L.P. | Fabrication of oxynitride frontside microstructures |
| EP0652590B1 (en) * | 1993-11-05 | 1999-01-13 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device with a bump electrode |
| JP2012521082A (ja) * | 2009-03-20 | 2012-09-10 | ミクロガン ゲーエムベーハー | 垂直接触電子部品及びその製造方法 |
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