JPS58110055A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58110055A JPS58110055A JP20878481A JP20878481A JPS58110055A JP S58110055 A JPS58110055 A JP S58110055A JP 20878481 A JP20878481 A JP 20878481A JP 20878481 A JP20878481 A JP 20878481A JP S58110055 A JPS58110055 A JP S58110055A
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- JP
- Japan
- Prior art keywords
- layer
- wiring layer
- film
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に多層配線を有する半導
体装置の構造に関する。
体装置の構造に関する。
従来、半導体装置における配線はアルミニウム（Ａｌ）
蒸着膜が一般に用いられている。ところで。
蒸着膜が一般に用いられている。ところで。
近年集積回路の高密度化、複雑化に伴って、配線につい
ても多層配線技術が要求されている。しかし前述のＡｌ
配線をそのま”ま多層配線に適用するには次のような
困難がある。従来は、４へｌ蒸着後。
ても多層配線技術が要求されている。しかし前述のＡｌ
配線をそのま”ま多層配線に適用するには次のような
困難がある。従来は、４へｌ蒸着後。
パターンをエツチングし、層間絶組験を形成した後、ス
ルーホールをエツチングし７．さら、にその上に２層目
のＡＩ蒸着を行なっている。この時、１層目のＡｌの表
面には上述の工程を経ることによシ、アルミニウム酸化
物が形成さｔｉ、２％目のＡｌと接触不良が起こるとい
う欠点がちった。
ルーホールをエツチングし７．さら、にその上に２層目
のＡＩ蒸着を行なっている。この時、１層目のＡｌの表
面には上述の工程を経ることによシ、アルミニウム酸化
物が形成さｔｉ、２％目のＡｌと接触不良が起こるとい
う欠点がちった。
本発明の目的は、かかる従来の多層配線の欠点をなくシ
、信頼性の高い多層配線技術する半導体装置を提供する
ことにある。
、信頼性の高い多層配線技術する半導体装置を提供する
ことにある。
本発明は、第１の配線層と第２の配線；へやとがコンタ
クト孔を通して電気的に接続された半導体装置にお込て
、前記第１の配線層の表面のうち少なくとも前記コンタ
クト孔の設けられた表面にはこの表面を保護するための
金属膜が形成さノ１ていることを特徴とする半導体装置
にある。
クト孔を通して電気的に接続された半導体装置にお込て
、前記第１の配線層の表面のうち少なくとも前記コンタ
クト孔の設けられた表面にはこの表面を保護するための
金属膜が形成さノ１ていることを特徴とする半導体装置
にある。
以下図面を参照しながら１本発明を計量ｌｌＫ説明する
。
。
第１図は従来の多層配線構造をラドす断面ド１である。
同図において、所望の回路素子が形成されたシリコン基
板１の主面上に、酸化膜２が形成され。
板１の主面上に、酸化膜２が形成され。
この酸化膜２の所定の部分に開孔するコンタクト孔８を
介して外部に電気的に引き出すための第１のアルミニウ
ム配線層３が形成され、この表面に層間絶縁膜４が形成
され、所定の部分をエツチングしてコンタクト孔７を形
成し、このコンタクト孔７を通って第１のアルミニウム
配線層３と電気的に接続される第２のアルミニウム配線
層５を形成する。しかしながら、第１のアルミニウム配
線層３０表面には１層間絶縁膜４及びコンタクト孔７の
形成工程において、酸化膜が形成され、このため、第２
のアル１ニウム配線層７との電気的接続が良好でないと
いう問題が生じていた。
介して外部に電気的に引き出すための第１のアルミニウ
ム配線層３が形成され、この表面に層間絶縁膜４が形成
され、所定の部分をエツチングしてコンタクト孔７を形
成し、このコンタクト孔７を通って第１のアルミニウム
配線層３と電気的に接続される第２のアルミニウム配線
層５を形成する。しかしながら、第１のアルミニウム配
線層３０表面には１層間絶縁膜４及びコンタクト孔７の
形成工程において、酸化膜が形成され、このため、第２
のアル１ニウム配線層７との電気的接続が良好でないと
いう問題が生じていた。
第２図は本発明の実施例の多層配線の構造を示す断面図
で、第１図の場合と異なる主なところは。
で、第１図の場合と異なる主なところは。
１層目の第１のアルミニウム配線層３と２層目の第２の
アルミニウム配線層５との間にＡＩ以外の例えば銅（Ｃ
ｕ）膜６がそう人されている点である。
アルミニウム配線層５との間にＡＩ以外の例えば銅（Ｃ
ｕ）膜６がそう人されている点である。
第２図の半導体装置の製造方法は、まずシリコン基＆１
０表面に、酸化膜２を形成し、コンタクト穴８をエツチ
ングにより形成する。次に、第１のアルミニウム配線層
３を真空蒸着し、ひき続き同一真空層内で銀膜６を形成
したのち、真空を解除する。第１層目の配線パターンは
、フォトレジストをマスクにドライエツチング、例えば
反応性イオンエツチング等でパターンを形成する。必要
ならばこの後％４００℃乃至５００℃程度のアロイを行
ない、シリコン基板１と第１のアル２ニウム配線層３の
コンタクトを取る。しかる後、眉間絶縁膜４例えばポリ
イミド等を形成し、１層目の第１のアルミニウム配線層
３とのコンタクト穴７をエツチングによシ形成し、次に
２層目の第２のアルミニウム配線層５を蒸着し、パター
ンをエツチングした後、１層目の第１のアルミニウム配
線層３とコンタクトを取るため、４００℃乃至５００℃
程度の雰囲中でアロイを行なう。伺前記銅膜６は、金又
は銀膜でもよい。以上のようにして半導体装置を形成す
る。
０表面に、酸化膜２を形成し、コンタクト穴８をエツチ
ングにより形成する。次に、第１のアルミニウム配線層
３を真空蒸着し、ひき続き同一真空層内で銀膜６を形成
したのち、真空を解除する。第１層目の配線パターンは
、フォトレジストをマスクにドライエツチング、例えば
反応性イオンエツチング等でパターンを形成する。必要
ならばこの後％４００℃乃至５００℃程度のアロイを行
ない、シリコン基板１と第１のアル２ニウム配線層３の
コンタクトを取る。しかる後、眉間絶縁膜４例えばポリ
イミド等を形成し、１層目の第１のアルミニウム配線層
３とのコンタクト穴７をエツチングによシ形成し、次に
２層目の第２のアルミニウム配線層５を蒸着し、パター
ンをエツチングした後、１層目の第１のアルミニウム配
線層３とコンタクトを取るため、４００℃乃至５００℃
程度の雰囲中でアロイを行なう。伺前記銅膜６は、金又
は銀膜でもよい。以上のようにして半導体装置を形成す
る。
このように形成された半導体装置は、次の如き長所があ
る。まず、１層目の第１のアルミニウム配線層３の表面
少なくともコンタクト部分を空気中に出す仁となしに、
第２１−目の銅の蒸着膜を形成しているため、アルミニ
ウム表面にアルｔす等の酸化膜−が形成されない。従っ
て第２のアルミニウム配線層５と接触不良をおこすこと
はない。また、銅等を添加することで、マイグレーショ
ンにも効果がある。
る。まず、１層目の第１のアルミニウム配線層３の表面
少なくともコンタクト部分を空気中に出す仁となしに、
第２１−目の銅の蒸着膜を形成しているため、アルミニ
ウム表面にアルｔす等の酸化膜−が形成されない。従っ
て第２のアルミニウム配線層５と接触不良をおこすこと
はない。また、銅等を添加することで、マイグレーショ
ンにも効果がある。
以上説明したように、本発明によれば、特にＭ電極の接
触不良を起こすことのない信頼性の高い多層配線を有す
る半導体装置が得られ、半導体集積回路の高集積化に及
ぼす効果は著しい。
触不良を起こすことのない信頼性の高い多層配線を有す
る半導体装置が得られ、半導体集積回路の高集積化に及
ぼす効果は著しい。
第１図は従来の２−配４！榊造を示す断面図、第２図は
本発明の実施例の２層配線構造を示す断面図である。 同図において、１・・・・・・シリコン基或、２・・・
・・・酸化膜、３・・・・・・第１のアルミニウム配線
層、４・・・・・・層間絶縁膜、５・・・・・・第２の
アルミニウム配線層、６・・・・・・第１のアルミニウ
ム配線層上の銅膜、７゜８・・・・・・コンタクト孔。
本発明の実施例の２層配線構造を示す断面図である。 同図において、１・・・・・・シリコン基或、２・・・
・・・酸化膜、３・・・・・・第１のアルミニウム配線
層、４・・・・・・層間絶縁膜、５・・・・・・第２の
アルミニウム配線層、６・・・・・・第１のアルミニウ
ム配線層上の銅膜、７゜８・・・・・・コンタクト孔。
Claims (1)
- 【特許請求の範囲】 第１の配線層と第２の配線層とがコンタクト孔を通して
電気的に接続された半導体装置において。 前記第１の配＃ｉ１層の表面のうち少なくとも前記コ・
ンタクト孔の設けられた表面にはこの表面を保護するだ
めの金属膜が形成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20878481A JPS58110055A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20878481A JPS58110055A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58110055A true JPS58110055A (ja) | 1983-06-30 |
Family
ID=16562041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20878481A Pending JPS58110055A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58110055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527739A (en) * | 1993-12-23 | 1996-06-18 | Motorola, Inc. | Process for fabricating a semiconductor device having an improved metal interconnect structure |
| US7160805B1 (en) * | 2002-10-16 | 2007-01-09 | Lsi Logic Corporation | Inter-layer interconnection structure for large electrical connections |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107876A (ja) * | 1974-01-30 | 1975-08-25 |
-
1981
- 1981-12-23 JP JP20878481A patent/JPS58110055A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107876A (ja) * | 1974-01-30 | 1975-08-25 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527739A (en) * | 1993-12-23 | 1996-06-18 | Motorola, Inc. | Process for fabricating a semiconductor device having an improved metal interconnect structure |
| US7160805B1 (en) * | 2002-10-16 | 2007-01-09 | Lsi Logic Corporation | Inter-layer interconnection structure for large electrical connections |
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