JPH11330231A - 金属被覆構造 - Google Patents
金属被覆構造Info
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- H—ELECTRICITY
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】
【課題】 従来の頂部銅層上に、薄い導電性フィルムを
蒸着した金属被覆構造を提供する。 【解決手段】 半導体基板と、多重相互接続層の頂部銅
層上に蒸着されたパシベイション層と、パッド・ウィン
ドウと、銅でない薄い導電性フィルムを含む予め形成さ
れた多重相互接続層とを備える金属被覆構造。上記銅で
ない薄い導電性フィルムは、頂部銅層が空気に触れるの
を防止するために、上記パッド・ウィンドウ上に蒸着さ
れる。上記銅でない薄い導電性フィルムは、アルミニウ
ム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含む。
蒸着した金属被覆構造を提供する。 【解決手段】 半導体基板と、多重相互接続層の頂部銅
層上に蒸着されたパシベイション層と、パッド・ウィン
ドウと、銅でない薄い導電性フィルムを含む予め形成さ
れた多重相互接続層とを備える金属被覆構造。上記銅で
ない薄い導電性フィルムは、頂部銅層が空気に触れるの
を防止するために、上記パッド・ウィンドウ上に蒸着さ
れる。上記銅でない薄い導電性フィルムは、アルミニウ
ム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、金属被覆構造に係
り、特に、頂部銅層の酸化防止構造に関する。
り、特に、頂部銅層の酸化防止構造に関する。
【０００２】
【従来の技術】半導体装置の機能サイズを小型にするた
め、また集積回路の集積度を増大するために、集積回路
の複雑さおよび正確さに対する要件が、ますます厳しく
なってきている。従って、半導体装置は、チップの限ら
れた表面上に高い密度の金属相互接続を形成するため
に、二つまたはそれ以上の金属層を含んでいなければな
らない。従来は、金属層の材料として、アルミニウムが
使用されていた。しかし、半導体装置の設計ルールがよ
り精細にまた高度になるにつれて、より低い比抵抗およ
びより高い信頼性に対する要件も、同様に厳しくなって
きている。銅は、アルミニウムと比較すると、より高い
導電性と信頼性とを持っているので、銅が新しく金属層
として使用されるようになった。
め、また集積回路の集積度を増大するために、集積回路
の複雑さおよび正確さに対する要件が、ますます厳しく
なってきている。従って、半導体装置は、チップの限ら
れた表面上に高い密度の金属相互接続を形成するため
に、二つまたはそれ以上の金属層を含んでいなければな
らない。従来は、金属層の材料として、アルミニウムが
使用されていた。しかし、半導体装置の設計ルールがよ
り精細にまた高度になるにつれて、より低い比抵抗およ
びより高い信頼性に対する要件も、同様に厳しくなって
きている。銅は、アルミニウムと比較すると、より高い
導電性と信頼性とを持っているので、銅が新しく金属層
として使用されるようになった。
【０００３】図３（Ａ）〜（Ｃ）は、従来の金属被覆プ
ロセスを示す断面図である。図３（Ａ）について説明す
ると、供給された半導体基板１０上に多数の銅相互接続
が形成される。この場合、半導体基板１０は、トランジ
スタ（図示せず）のような、いくつかの予め形成された
装置を含む。ここでは、多重相互接続層１２は、すべて
の形成された銅相互接続を表わすのに使用される。一番
上の銅層１４は、多重相互接続１２の一番上に形成さ
れ、絶縁層１３により周囲を囲まれている。
ロセスを示す断面図である。図３（Ａ）について説明す
ると、供給された半導体基板１０上に多数の銅相互接続
が形成される。この場合、半導体基板１０は、トランジ
スタ（図示せず）のような、いくつかの予め形成された
装置を含む。ここでは、多重相互接続層１２は、すべて
の形成された銅相互接続を表わすのに使用される。一番
上の銅層１４は、多重相互接続１２の一番上に形成さ
れ、絶縁層１３により周囲を囲まれている。
【０００４】次に、図３（Ｂ）について説明すると、絶
縁フィルム１６が、一番上の銅層１４の頂面に蒸着され
るが、該蒸着は、好適には、化学蒸着（ＣＶＤ）プロセ
スにより行うことが好ましい。この場合、絶縁フィルム
は、ＳｉＮまたはＳｉＯＮを含む。その後、パシベイシ
ョン層１８が、絶縁フィルム１６の頂面上に形成され
る。この場合、パシベイション層１８は、ホウ燐ケイ酸
ガラス（ＢＰＳＧ）、燐ケイ酸ガラス（ＰＳＧ）、スピ
ン・オン・ガラス（ＳＯＧ）または他の誘電体材料を含
む。パシベイション層１８を形成する好適な方法も、Ｃ
ＶＤプロセスである。
縁フィルム１６が、一番上の銅層１４の頂面に蒸着され
るが、該蒸着は、好適には、化学蒸着（ＣＶＤ）プロセ
スにより行うことが好ましい。この場合、絶縁フィルム
は、ＳｉＮまたはＳｉＯＮを含む。その後、パシベイシ
ョン層１８が、絶縁フィルム１６の頂面上に形成され
る。この場合、パシベイション層１８は、ホウ燐ケイ酸
ガラス（ＢＰＳＧ）、燐ケイ酸ガラス（ＰＳＧ）、スピ
ン・オン・ガラス（ＳＯＧ）または他の誘電体材料を含
む。パシベイション層１８を形成する好適な方法も、Ｃ
ＶＤプロセスである。
【０００５】図３（Ｃ）について説明すると、パシベイ
ション層１８および絶縁フィルム１６は、頂部銅層１４
を露出するためのパッド・ウィンドウ１９を形成するた
めに、写真製版プロセスおよびエッチング・プロセスに
より、順次パターン化され、エッチングされる。
ション層１８および絶縁フィルム１６は、頂部銅層１４
を露出するためのパッド・ウィンドウ１９を形成するた
めに、写真製版プロセスおよびエッチング・プロセスに
より、順次パターン化され、エッチングされる。
【０００６】
【発明が解決しようとする課題】頂部銅層１４の上記製
造プロセスは、頂部銅層をボンディング・パッドに接続
するための次の溶接プロセスの前、またはこのプロセス
中に、銅層上で酸化を起こす傾向がある。何故なら、頂
部銅層１４が空気に触れているからである。銅が酸化す
ると、銅の相互接続の導電性および信頼性が低下し、そ
の上、集積回路全体を破損する恐れがあるショートを引
き起こす。
造プロセスは、頂部銅層をボンディング・パッドに接続
するための次の溶接プロセスの前、またはこのプロセス
中に、銅層上で酸化を起こす傾向がある。何故なら、頂
部銅層１４が空気に触れているからである。銅が酸化す
ると、銅の相互接続の導電性および信頼性が低下し、そ
の上、集積回路全体を破損する恐れがあるショートを引
き起こす。
【０００７】それ故、本発明の一つの目的は、従来の頂
部銅層上に、薄い導電性フィルムを蒸着する金属被覆プ
ロセスを提供することである。この場合、上記薄い導電
性フィルムは、銅とは異なる材料により形成される。頂
部銅層は空気に露出していないので、頂部銅層の酸化を
防止できる。
部銅層上に、薄い導電性フィルムを蒸着する金属被覆プ
ロセスを提供することである。この場合、上記薄い導電
性フィルムは、銅とは異なる材料により形成される。頂
部銅層は空気に露出していないので、頂部銅層の酸化を
防止できる。
【０００８】
【課題を解決するための手段】本発明の上記および他の
目的によれば、本発明は、多数の銅相互接続、パシベイ
ション層、該パシベイション層内にパターン化されたパ
ッド・ウィンドウ、およびパッド・ウィンドウ内に蒸着
された導電性フィルムを備える、半導体基板を含む金属
被覆構造体を提供する。パシベイション層は、ＰＳＧま
たはＳｉＮを含む。銅から作られていない導電性フィル
ムは、頂部銅層が空気に触れないように保護するために
使用される。この場合、導電性フィルムは、アルミニウ
ム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含む。
目的によれば、本発明は、多数の銅相互接続、パシベイ
ション層、該パシベイション層内にパターン化されたパ
ッド・ウィンドウ、およびパッド・ウィンドウ内に蒸着
された導電性フィルムを備える、半導体基板を含む金属
被覆構造体を提供する。パシベイション層は、ＰＳＧま
たはＳｉＮを含む。銅から作られていない導電性フィル
ムは、頂部銅層が空気に触れないように保護するために
使用される。この場合、導電性フィルムは、アルミニウ
ム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含む。
【０００９】本発明の上記および他の目的によれば、本
発明は、多数の予め形成された銅の相互接続を持つ半導
体基板の提供、頂部銅層を覆うカバー絶縁フィルムの形
成、およびカバー絶縁フィルムのパシベイション層の形
成を含む、金属被覆プロセスを提供する。カバー絶縁フ
ィルムはＳｉＮまたはＳｉＯＮを含み、パシベイション
層はＰＳＧまたはＳｉＮを含む。その後、パッド・ウィ
ンドウが、カバー絶縁フィルム内に形成され、パシベイ
ション層が、写真製版プロセスおよびエッチング・プロ
セスにより形成される。次に、銅でない導電性フィルム
が、パッド・ウィンドウ内およびパシベイション層上に
蒸着される。この場合、銅でない導電性フィルムは、ア
ルミニウム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含
む。最後に、パシベイション層を露出させるために、研
磨プロセスが行われる。
発明は、多数の予め形成された銅の相互接続を持つ半導
体基板の提供、頂部銅層を覆うカバー絶縁フィルムの形
成、およびカバー絶縁フィルムのパシベイション層の形
成を含む、金属被覆プロセスを提供する。カバー絶縁フ
ィルムはＳｉＮまたはＳｉＯＮを含み、パシベイション
層はＰＳＧまたはＳｉＮを含む。その後、パッド・ウィ
ンドウが、カバー絶縁フィルム内に形成され、パシベイ
ション層が、写真製版プロセスおよびエッチング・プロ
セスにより形成される。次に、銅でない導電性フィルム
が、パッド・ウィンドウ内およびパシベイション層上に
蒸着される。この場合、銅でない導電性フィルムは、ア
ルミニウム、タンタル、ＴａＮ、ＴｉＮまたはＷＮを含
む。最後に、パシベイション層を露出させるために、研
磨プロセスが行われる。
【００１０】
【発明の実施の形態】図１および図２は本発明の好適な
実施形態を実施するための酸化防止プロセスの断面図を
示したものである。
実施形態を実施するための酸化防止プロセスの断面図を
示したものである。
【００１１】図１（Ａ）について説明すると、多数の金
属相互接続が、供給された半導体基板２０上に形成され
る。この場合、半導体基板は、金属層（図示せず）およ
びトランジスタ（図示せず）を持つ、多数の予め形成さ
れた装置を含む。図示の多重相互接続層２１は、予め形
成された金属多重接続を示す。頂部銅層２２は、外部ボ
ンディング・パッドへ接続するためのものである。
属相互接続が、供給された半導体基板２０上に形成され
る。この場合、半導体基板は、金属層（図示せず）およ
びトランジスタ（図示せず）を持つ、多数の予め形成さ
れた装置を含む。図示の多重相互接続層２１は、予め形
成された金属多重接続を示す。頂部銅層２２は、外部ボ
ンディング・パッドへ接続するためのものである。
【００１２】図１（Ｂ）の場合には、カバー層２３は、
頂部銅層２２上に形成され絶縁層２７により周囲を囲ま
れている。カバー層２３は、ＳｉＮまたはＳｉＯＮを含
む。カバー層２３を形成するための好適なプロセスとし
ては、ＣＶＤプロセス等がある。その後、パシベイショ
ン層２４が、カバー層２３上に形成される。パシベイシ
ョン層２４は、ＢＰＳＧ、ＰＳＧ、ＳｉＮまたは他の誘
電体材料を含む。パシベイション層２４を形成するため
の好適な方法としては、ＣＶＤプロセス等がある。
頂部銅層２２上に形成され絶縁層２７により周囲を囲ま
れている。カバー層２３は、ＳｉＮまたはＳｉＯＮを含
む。カバー層２３を形成するための好適なプロセスとし
ては、ＣＶＤプロセス等がある。その後、パシベイショ
ン層２４が、カバー層２３上に形成される。パシベイシ
ョン層２４は、ＢＰＳＧ、ＰＳＧ、ＳｉＮまたは他の誘
電体材料を含む。パシベイション層２４を形成するため
の好適な方法としては、ＣＶＤプロセス等がある。
【００１３】図１（Ｃ）について説明すると、写真製版
プロセスおよびエッチング・プロセスが、パターン化お
よびエッチングを行うために、順次、パシベイション層
２４およびカバー層２３を通して実行される。その目的
は、頂部銅層２２を露出するために、パッド・ウィンド
ウ２５を形成することである。
プロセスおよびエッチング・プロセスが、パターン化お
よびエッチングを行うために、順次、パシベイション層
２４およびカバー層２３を通して実行される。その目的
は、頂部銅層２２を露出するために、パッド・ウィンド
ウ２５を形成することである。
【００１４】図２（Ｄ）について説明すると、薄い導電
性フィルム２６が、パシベイション層２４上およびパッ
ド・ウィンドウ２５内に蒸着される。この場合、薄い導
電性フィルム２６は、アルミニウム、タンタル、Ｔａ
Ｎ、ＴｉＮおよびＷＮを含む。薄い導電性フィルム２６
は、頂部銅層が空気に触れるのを防止するための、本発
明の特別な技術的な特徴である。薄い導電性フィルム２
６を形成する方法としては、スパッタリング・プロセス
またはＣＶＤプロセス等がある。
性フィルム２６が、パシベイション層２４上およびパッ
ド・ウィンドウ２５内に蒸着される。この場合、薄い導
電性フィルム２６は、アルミニウム、タンタル、Ｔａ
Ｎ、ＴｉＮおよびＷＮを含む。薄い導電性フィルム２６
は、頂部銅層が空気に触れるのを防止するための、本発
明の特別な技術的な特徴である。薄い導電性フィルム２
６を形成する方法としては、スパッタリング・プロセス
またはＣＶＤプロセス等がある。
【００１５】図２（Ｅ）について説明すると、化学機械
的研磨（ＣＭＰ）プロセスは、パシベイション層２４を
露出させるために、パシベイション層２４を覆っている
薄い導電性フィルムの一部を除去し、パッド・ウィンド
ウ２５内にのみフィルム２６ａを残すために行われる。
的研磨（ＣＭＰ）プロセスは、パシベイション層２４を
露出させるために、パシベイション層２４を覆っている
薄い導電性フィルムの一部を除去し、パッド・ウィンド
ウ２５内にのみフィルム２６ａを残すために行われる。
【００１６】上記のように、本発明の金属被覆プロセス
および金属被覆構造により、頂部銅層の酸化を防止する
ことができ、その結果、溶接プロセスを行った後でも優
れた導電性はそのまま維持され、装置の安定性は向上す
る。本発明のプロセスは、現在の技術により実行するこ
とができ、余計な機械は必要ない。
および金属被覆構造により、頂部銅層の酸化を防止する
ことができ、その結果、溶接プロセスを行った後でも優
れた導電性はそのまま維持され、装置の安定性は向上す
る。本発明のプロセスは、現在の技術により実行するこ
とができ、余計な機械は必要ない。
【００１７】本発明を、例示としての好適な実施形態を
使用して説明してきた。しかし、本発明の範囲は、開示
した実施形態に限定されないことを理解されたい。それ
どころか、本発明の種々の修正および類似の装置は、本
発明に含まれる。それ故、すべてのそのような修正およ
び類似の装置を包含するように、特許請求の範囲を最も
広く解釈すべきである。
使用して説明してきた。しかし、本発明の範囲は、開示
した実施形態に限定されないことを理解されたい。それ
どころか、本発明の種々の修正および類似の装置は、本
発明に含まれる。それ故、すべてのそのような修正およ
び類似の装置を包含するように、特許請求の範囲を最も
広く解釈すべきである。
【図１】本発明の好適な実施形態の頂部銅層に対する、
酸化防止プロセスの断面図（その１）。
酸化防止プロセスの断面図（その１）。
【図２】本発明の好適な実施形態の頂部銅層に対する、
酸化防止プロセスの断面図（その２）。
酸化防止プロセスの断面図（その２）。
【図３】従来の金属被覆プロセスを示す断面図。
２０：半導体基板 ２１：多重相互接続層 ２２：頂部銅層 ２３：カバー層 ２４：パシベイション層 ２５：パッド・ウィンドウ ２６：フィルム ２７：絶縁層
【手続補正書】
【提出日】平成１１年５月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 多重相互接続層を有する半導体基板を用
意する第１の工程と、 前記半導体基板上に頂部銅層を成膜する第２の工程と、 前記頂部銅層上にパシベイション層を形成する第３の工
程と、 前記パシベイション層の所望領域を開口し前記頂部銅層
を露出させてパッド・ウィンドウを形成する第４の工程
と、 前記パッド・ウィンドウの形成された前記パシベイショ
ン層上に銅以外の材料からなる導電性フィルムを被着す
る第５の工程と、 前記導電性フィルムを前記パッド・ウィンドウにのみ残
存させるように化学的機械研磨（ＣＭＰ）により除去す
る第６の工程と、を具備することを特徴とする金属被覆
構造の作製方法。
意する第１の工程と、 前記半導体基板上に頂部銅層を成膜する第２の工程と、 前記頂部銅層上にパシベイション層を形成する第３の工
程と、 前記パシベイション層の所望領域を開口し前記頂部銅層
を露出させてパッド・ウィンドウを形成する第４の工程
と、 前記パッド・ウィンドウの形成された前記パシベイショ
ン層上に銅以外の材料からなる導電性フィルムを被着す
る第５の工程と、 前記導電性フィルムを前記パッド・ウィンドウにのみ残
存させるように化学的機械研磨（ＣＭＰ）により除去す
る第６の工程と、を具備することを特徴とする金属被覆
構造の作製方法。
【請求項２】 多重相互接続層を有する半導体基板を用
意する第１の工程と、 前記半導体基板上に頂部銅層を成膜する第２の工程と、 前記頂部銅層上に絶縁フィルムとパシベイション層とか
らなる積層構造を形成する第３の工程と、 前記積層構造の所望領域を開口し前記頂部銅層を露出さ
せてパッド・ウィンドウを形成する第４の工程と、 前記パッド・ウィンドウの形成された前記パシベイショ
ン層上に銅以外の材料からなる導電性フィルムを被着す
る第５の工程と、 前記導電性フィルムを前記パッド・ウィンドウにのみ残
存させるように化学的機械研磨（ＣＭＰ）により除去す
る第６の工程と、を具備することを特徴とする金属被覆
構造の作製方法。
意する第１の工程と、 前記半導体基板上に頂部銅層を成膜する第２の工程と、 前記頂部銅層上に絶縁フィルムとパシベイション層とか
らなる積層構造を形成する第３の工程と、 前記積層構造の所望領域を開口し前記頂部銅層を露出さ
せてパッド・ウィンドウを形成する第４の工程と、 前記パッド・ウィンドウの形成された前記パシベイショ
ン層上に銅以外の材料からなる導電性フィルムを被着す
る第５の工程と、 前記導電性フィルムを前記パッド・ウィンドウにのみ残
存させるように化学的機械研磨（ＣＭＰ）により除去す
る第６の工程と、を具備することを特徴とする金属被覆
構造の作製方法。
【請求項３】 請求項２に記載の金属被覆構造の作製方
法において、 前記絶縁フィルムがＳｉＮを含むことを特徴とする方法
法において、 前記絶縁フィルムがＳｉＮを含むことを特徴とする方法
【請求項４】 請求項２に記載の金属被覆構造の作製方
法において、 前記絶縁フィルムがＳｉＯＮを含むことを特徴とする方
法。
法において、 前記絶縁フィルムがＳｉＯＮを含むことを特徴とする方
法。
【請求項５】 請求項１又は２に記載の金属被覆構造の
作製方法において、 前記パシベイション層が、燐ケイ酸ガラスを含むことを
特徴とする方法。
作製方法において、 前記パシベイション層が、燐ケイ酸ガラスを含むことを
特徴とする方法。
【請求項６】 請求項１又は２に記載の金属被覆構造の
作製方法において、 前記パシベイション層がＳｉＮを含むことを特徴とする
方法。
作製方法において、 前記パシベイション層がＳｉＮを含むことを特徴とする
方法。
【請求項７】 請求項１又は２に記載の金属被覆構造の
作製方法において、 前記導電性フィルムがアルミニウムを含むことを特徴と
する方法。
作製方法において、 前記導電性フィルムがアルミニウムを含むことを特徴と
する方法。
【請求項８】 請求項１又は２に記載の金属被覆構造の
作製方法において、 前記導電性フィルムがタンタルを含むことを特徴とする
方法。
作製方法において、 前記導電性フィルムがタンタルを含むことを特徴とする
方法。
【請求項９】 請求項１又は２に記載の金属被覆構造の
作製方法において、 前記導電性フィルムがＴａＮを含むことを特徴とする方
法。
作製方法において、 前記導電性フィルムがＴａＮを含むことを特徴とする方
法。
【請求項１０】 請求項１又は２に記載の金属被覆構造
の作製方法において、 前記導電性フィルムがＴｉＮを含むことを特徴とする方
法。
の作製方法において、 前記導電性フィルムがＴｉＮを含むことを特徴とする方
法。
【請求項１１】 請求項１又は２に記載の金属被覆構造
の作製方法において、 前記導電性フィルムがＷＮを含むことを特徴とする方
法。
の作製方法において、 前記導電性フィルムがＷＮを含むことを特徴とする方
法。
Claims (11)
- 【請求項１】 多重相互接続層を持つ半導体基板と、 前記多重相互接続層上に蒸着された頂部銅層と、 前記頂部銅層上に蒸着されたパシベイション層と、 前記パシベイション層内の前記頂部銅層上に形成された
パッド・ウィンドウと、 前記パッド・ウィンドウ内に蒸着された導電性フィルム
とを備え、 前記導電性フィルムが、前記頂部銅層の空気への露出を
防止するのに使用される銅以外の材料を含むことを特徴
とする金属被覆構造。 - 【請求項２】 請求項１に記載の構造において、さらに
前記パシベイション層と頂部銅層との間に蒸着された絶
縁フィルムを含むことを特徴とする構造。 - 【請求項３】 請求項２に記載の構造において、前記絶
縁フィルムがＳｉＮを含むことを特徴とする構造。 - 【請求項４】 請求項２に記載の構造において、前記絶
縁フィルムがＳｉＯＮを含むことを特徴とする構造。 - 【請求項５】 請求項１に記載の構造において、前記パ
シベイション層が、燐ケイ酸ガラスを含むことを特徴と
する構造。 - 【請求項６】 請求項１に記載の構造において、前記パ
シベイション層がＳｉＮを含むことを特徴とする構造。 - 【請求項７】 請求項１に記載の構造において、前記導
電性フィルムがアルミニウムを含むことを特徴とする構
造。 - 【請求項８】 請求項１に記載の構造において、前記導
電性フィルムがタンタルを含むことを特徴とする構造。 - 【請求項９】 請求項１に記載の構造において、前記導
電性フィルムがＴａＮを含むことを特徴とする構造。 - 【請求項１０】 請求項１に記載の構造において、前記
導電性フィルムがＴｉＮを含むことを特徴とする構造。 - 【請求項１１】 請求項１に記載の構造において、前記
導電性フィルムがＷＮを含むことを特徴とする構造。
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030007228A (ko) * | 2001-07-17 | 2003-01-23 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| KR100480891B1 (ko) * | 2002-05-16 | 2005-04-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리배선 형성방법 |
| US6890857B2 (en) | 2000-01-12 | 2005-05-10 | Renesas Technology Corp. | Semiconductor device having a multilayer wiring structure and pad electrodes protected from corrosion, and method for fabricating the same |
| JP2018523312A (ja) * | 2015-08-04 | 2018-08-16 | 日本テキサス・インスツルメンツ株式会社 | 平らでない表面に対するｃｍｐスクラッチ抵抗を改善するための方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437441B1 (en) * | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| US6844600B2 (en) | 1998-09-03 | 2005-01-18 | Micron Technology, Inc. | ESD/EOS protection structure for integrated circuit devices |
| JP2000269342A (ja) * | 1999-03-12 | 2000-09-29 | Toshiba Microelectronics Corp | 半導体集積回路および半導体集積回路の製造方法 |
| TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
| JP2000332016A (ja) * | 1999-05-19 | 2000-11-30 | Nec Corp | 半導体装置および半導体製造方法 |
| US6423625B1 (en) * | 1999-08-30 | 2002-07-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of improving the bondability between Au wires and Cu bonding pads |
| US6862720B1 (en) | 1999-10-28 | 2005-03-01 | National Semiconductor Corporation | Interconnect exhibiting reduced parasitic capacitance variation |
| US6414367B1 (en) | 1999-10-28 | 2002-07-02 | National Semiconductor Corporation | Interconnect exhibiting reduced parasitic capacitance variation |
| DE10064691A1 (de) * | 2000-12-22 | 2002-07-04 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiter-Chip und Kupferleiterbahnen auf dem Chip sowie ein Verfahren zu seiner Herstellung |
| JP3954312B2 (ja) * | 2001-01-15 | 2007-08-08 | ローム株式会社 | 半導体装置の製造方法 |
| JP2002329722A (ja) * | 2001-04-27 | 2002-11-15 | Nec Corp | 半導体装置及びその製造方法 |
| US7186446B2 (en) * | 2003-10-31 | 2007-03-06 | International Business Machines Corporation | Plasma enhanced ALD of tantalum nitride and bilayer |
| KR100552815B1 (ko) * | 2003-12-31 | 2006-02-22 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
| KR100790974B1 (ko) * | 2005-12-01 | 2008-01-02 | 삼성전자주식회사 | 퓨즈 포커스 디텍터를 구비한 반도체 소자 및 그 제조방법과 이를 이용한 레이저 리페어 방법 |
| US7544992B2 (en) * | 2007-05-16 | 2009-06-09 | United Microelectronics Corp. | Illuminating efficiency-increasable and light-erasable embedded memory structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878410A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | 配線接続部及びその製造方法 |
| JPH09237768A (ja) * | 1995-12-28 | 1997-09-09 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4005472A (en) * | 1975-05-19 | 1977-01-25 | National Semiconductor Corporation | Method for gold plating of metallic layers on semiconductive devices |
| US4843453A (en) * | 1985-05-10 | 1989-06-27 | Texas Instruments Incorporated | Metal contacts and interconnections for VLSI devices |
| JP2839579B2 (ja) * | 1989-10-02 | 1998-12-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5272376A (en) * | 1990-06-01 | 1993-12-21 | Clarion Co., Ltd. | Electrode structure for a semiconductor device |
| US5243222A (en) * | 1991-04-05 | 1993-09-07 | International Business Machines Corporation | Copper alloy metallurgies for VLSI interconnection structures |
| US5102829A (en) * | 1991-07-22 | 1992-04-07 | At&T Bell Laboratories | Plastic pin grid array package |
| US5480834A (en) * | 1993-12-13 | 1996-01-02 | Micron Communications, Inc. | Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent |
| US5801100A (en) * | 1997-03-07 | 1998-09-01 | Industrial Technology Research Institute | Electroless copper plating method for forming integrated circuit structures |
-
1998
- 1998-05-01 TW TW087106762A patent/TW392325B/zh not_active IP Right Cessation
- 1998-06-05 US US09/100,769 patent/US6084304A/en not_active Expired - Lifetime
- 1998-06-17 JP JP10170203A patent/JPH11330231A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878410A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | 配線接続部及びその製造方法 |
| JPH09237768A (ja) * | 1995-12-28 | 1997-09-09 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890857B2 (en) | 2000-01-12 | 2005-05-10 | Renesas Technology Corp. | Semiconductor device having a multilayer wiring structure and pad electrodes protected from corrosion, and method for fabricating the same |
| KR20030007228A (ko) * | 2001-07-17 | 2003-01-23 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| KR100480891B1 (ko) * | 2002-05-16 | 2005-04-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리배선 형성방법 |
| JP2018523312A (ja) * | 2015-08-04 | 2018-08-16 | 日本テキサス・インスツルメンツ株式会社 | 平らでない表面に対するｃｍｐスクラッチ抵抗を改善するための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW392325B (en) | 2000-06-01 |
| US6084304A (en) | 2000-07-04 |
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