JPH09237768A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH09237768A
JPH09237768A JP27740596A JP27740596A JPH09237768A JP H09237768 A JPH09237768 A JP H09237768A JP 27740596 A JP27740596 A JP 27740596A JP 27740596 A JP27740596 A JP 27740596A JP H09237768 A JPH09237768 A JP H09237768A
Authority
JP
Japan
Prior art keywords
film
titanium
opening
tungsten
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27740596A
Other languages
English (en)
Inventor
Tomoyuki Uchiyama
朋幸 内山
Yasuo Kasagi
泰男 笠置
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP27740596A priority Critical patent/JPH09237768A/ja
Publication of JPH09237768A publication Critical patent/JPH09237768A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】コンタクトホールをタングステンのＣＶＤ技術
で埋め込む際、ＷＦ6 ガス等のフッ素系ガスによる下地
Ｔｉ膜の侵食に起因するその上のＴｉＮ膜の剥離を防止
し、それが発塵源となることを防ぐ。 【解決手段】開孔部１０の内面を含む全面にＴｉ膜１４
を形成した後、化学機械研磨（ＣＭＰ）法、レジストエ
ッチバック法又はＥＣＲプラズマエッチング法により、
開孔部１０の内部以外のＴｉ膜１４を除去し、しかる
後、全面にＴｉＮ膜１５を形成する。従って、ＷＦ6 ガ
ス等を用いてタングステン膜１６を成膜する際、開孔部
１０の外部にはＴｉ膜１４が存在せず、フッ素系ガスに
耐性を有するＴｉＮ膜１５のみが存在するので、Ｔｉ膜
１４の侵食に起因するＴｉＮ膜１５の剥離が起こらな
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、半導体基板上の層間絶縁膜に配
線のコンタクト構造を形成する場合に適している。
【０００２】
【従来の技術】半導体装置、特に、ＬＳＩの高集積化及
び微細化が進むに伴い、絶縁膜に形成されるコンタクト
ホールやビアコンタクト等の配線接続用の開孔部のアス
ペクト比が大きくなってきている。ここで、アスペクト
比とは、開孔部の直径に対する高さの比で定義される。
さらに、高集積化のためにホール間隔も縮小化されてお
り、配線のエッチング工程時に残渣が形成されるため、
ウエットエッチング技術が適用できなくなってきてい
る。にもかかわらず、アスペクト比の増大は、デザイン
ルールの縮小化に伴い加速度的に進行している。
【０００３】上記のアスペクト比の増大により、コンタ
クトホール等の開孔部内への配線膜の埋め込みが困難に
なってくるという問題が深刻化しており、この問題に対
処するため、従来からタングステン等を用いるＣＶＤ
（chemical vapor deposition)技術が適用されている。
ＣＶＤ法は、表面反応を利用した成膜法であるため、ア
スペクト比の大きいコンタクトホールの側壁及び底部に
おいても確実に膜が形成される。
【０００４】しかし、ＣＶＤ法によるタングステン成膜
には、通常、導電性を有する下地膜が必要とされる。し
かも、タングステンを用いるＣＶＤ法においては、通
常、原料ガスとしてＷＦ6 等のフッ素系ガスを使用する
ため、下地膜として、フッ素系ガスに耐性を有する導電
膜、例えば、窒化チタン膜が用いられる。一方、窒化チ
タン膜を基板の拡散層上に直接形成すると、拡散層が窒
化してコンタクト抵抗が増大する。そこで、従来は、拡
散層と窒化チタン膜との間に薄いチタン膜、チタン系合
金膜、又は硅化チタン膜を設ける手法が用いられてい
る。このチタン膜等は、通常、スパッタ法で形成され
る。
【０００５】従来のコンタクト構造の形成方法の一例と
して、特開平４−１４２０６２号公報があり、これを説
明する。
【０００６】まず、シリコン基板の上に形成された層間
絶縁膜上に、チタン膜を形成する。次に、このチタン膜
及び層間絶縁膜にシリコン基板に達する開孔部を形成す
る。
【０００７】次に、開孔部の内面を含む全面にチタン
（Ｔｉ）／窒化チタン（ＴｉＮ）膜をスパッタ法により
形成する。
【０００８】しかる後、原料ガスとしてＷＦ6 やＳｉＨ
4 等を用いたＣＶＤ法により、タングステン（Ｗ）膜を
形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法によると、形成されたチタン／窒化チタン
膜の膜厚が開孔部の内面において小さくなり、この部分
からＷＦ6 等のフッ素系ガスによるチタン膜の侵食が発
生していた。そして、このチタン膜の侵食が発生する
と、シリコン基板の上面においてチタン膜上に形成され
たチタン／窒化チタン膜が剥離し易くなり、剥離したチ
タン／窒化チタン膜が発塵源になって製品の歩留りを低
下させるという問題がある。
【００１０】図１に示すように、開孔部１１０は、シリ
コン基板としてのシリコンウェハ１００の素子領域Ａの
周辺部分にも形成されるが、チタン／窒化チタン膜１０
５の剥離はこの部分において非常に起こり易く、特にこ
の部分で剥離したチタン／窒化チタン膜１０５が素子領
域Ａの汚染源になることが多い。
【００１１】一方、特開平４−３９２３号公報は、基板
上に絶縁膜及びアルミもしくはアルミ合金膜を形成する
工程と、該絶縁膜及びアルミもしくはアルミ合金膜を貫
通するコンタクトホールを開孔する工程と、該基板全面
上にタングステン膜を堆積する工程と、その後フッ素化
合物もしくは塩素化合物を用いたドライエッチング法で
該コンタクトホール内部以外の該タングステン膜を除去
し、その後、該アルミもしくはアルミ合金膜を除去する
工程とを含む半導体装置の製造方法を開示している。こ
の方法は、コンタクトホール内部のみにタングステンを
残す場合に、タングステン膜のオーバーエッチングを防
止することを目的としている。ここで、該基板全面上に
タングステン膜を堆積する工程としては、該基板全面上
にバリアメタルを堆積した後にタングステン膜を堆積す
る態様が記載されている。このバリアメタルの例として
は、チタンとチタンナイトライドをそれぞれスパッタ法
で堆積することが記載されているが、基板上面について
もこれらの膜の上にＣＶＤ法によりタングステンが堆積
される点において、上述した従来のコンタクト構造の形
成方法の例と同様であり、上記問題点は解決されていな
い。
【００１２】本発明は、上述した従来のコンタクト構造
の形成方法における問題を解決するためになされたもの
であり、チタン膜又はチタン系合金膜の上に形成された
窒化チタン膜等のフッ素系ガスに耐性を有する導電膜
が、フッ素系ガスによるチタン膜又はチタン系合金膜の
侵食によって剥離することがないコンタクト構造を有す
る半導体装置及びその製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の絶縁膜に、前記絶縁膜を貫き
且つ他端に半導体層又は導体層が露出する開孔部を形成
する工程と、少なくとも前記絶縁膜及び前記開孔部の内
面上に、チタン膜及びチタン系合金膜のうちの少なくと
も１つを含み且つ前記工程により露出している前記半導
体層又は前記導体層に接触する第１の導電膜を形成する
工程と、前記開孔部の外側に形成した前記第１の導電膜
を除去する工程と、少なくとも前記絶縁膜及び前記第１
の導電膜の上に、フッ素系ガスに耐性を有する第２の導
電膜を形成する工程と、フッ素系ガスを用いるＣＶＤ法
により、少なくとも前記開孔部を埋め込むようにタング
ステン膜を形成する工程とを有する。
【００１４】本発明の別の態様による半導体装置の製造
方法は、半導体基板上の絶縁膜に、前記絶縁膜を貫き且
つ他端に半導体層又は導体層が露出する開孔部を形成す
る工程と、少なくとも前記絶縁膜及び前記開孔部の内面
上に、チタン膜及びチタン系合金膜のうちの少なくとも
１つを含み且つ前記工程により露出している前記半導体
層又は前記導体層に接触する第１の導電膜を形成する工
程と、少なくとも前記第１の導電膜の上に、窒化チタン
膜を含む第２の導電膜を形成する工程と、前記開孔部の
外側に形成した前記第１及び第２の導電膜を除去する工
程と、少なくとも前記絶縁膜及び前記第２の導電膜の上
に、フッ素系ガスに耐性を有する第３の導電膜を形成す
る工程と、フッ素系ガスを用いるＣＶＤ法により、少な
くとも前記開孔部を埋め込むようにタングステン膜を形
成する工程とを有する。
【００１５】本発明の一態様では、前記第１の導電膜又
は前記第１及び第２の導電膜を除去する工程において、
化学機械研磨法、レジストエッチバック法及びＥＣＲプ
ラズマエッチング法のうちの少なくとも１つを用いる。
【００１６】本発明の一態様では、前記チタン系合金膜
がチタン−タングステン合金膜である。
【００１７】本発明の一態様では、少なくとも前記タン
グステン膜上に配線層を形成する工程を更に有する。
【００１８】本発明の一態様では、前記配線層がアルミ
ニウムを含む。
【００１９】本発明の一態様では、前記第２の導電膜
が、窒化チタン膜、窒化タングステン膜及び窒化チタン
膜と窒化タングステン膜の積層膜のうちの１つである。
【００２０】本発明の一態様では、前記第３の導電膜
が、窒化チタン膜、窒化タングステン膜及び窒化チタン
膜と窒化タングステン膜の積層膜のうちの１つである。
【００２１】本発明の半導体装置は、半導体基板と、前
記半導体基板の上方に形成され、所望の位置に半導体層
又は導体層が露出する開孔部を有する絶縁膜と、前記開
孔部の内面上に形成されたチタン膜及びチタン系合金膜
のうちの少なくとも１つを含み且つ前記半導体層又は前
記導体層と接触する第１の導電膜と、少なくとも前記絶
縁膜及び前記第１の導電膜の上に形成された、フッ素系
ガスに耐性を有する第２の導電膜とを備える。
【００２２】本発明の別の態様による半導体装置は、半
導体基板と、前記半導体基板の表層部に形成された拡散
層と、前記半導体基板上に形成され、前記拡散層に達す
る開孔部を有する絶縁膜と、前記開孔部の内面上に形成
された第１の導電膜と、少なくとも前記絶縁膜及び前記
第１の導電膜の上に形成された、フッ素系ガスに耐性を
有する第２の導電膜とを備える。
【００２３】本発明の更に別の態様による半導体装置
は、半導体基板と、前記半導体基板上に形成され、前記
半導体基板に達する開孔部を有する絶縁膜と、前記開孔
部の内面上に形成された第１の導電膜と、少なくとも前
記絶縁膜及び前記第１の導電膜の上に形成された、フッ
素系ガスに耐性を有する第２の導電膜とを備える。
【００２４】本発明の一態様では、少なくとも前記開孔
部を埋め込むように形成されたタングステン膜を更に備
える。
【００２５】本発明の一態様では、前記チタン系合金膜
がチタン−タングステン合金膜である。
【００２６】本発明の一態様では、前記第２の導電膜
が、窒化チタン膜、窒化タングステン膜及び窒化チタン
膜と窒化タングステン膜の積層膜のうちの１つである。
【００２７】本発明の一態様では、前記第１の導電膜
が、チタン膜及びチタン系合金膜のうちの少なくとも１
つを含む。
【００２８】本発明の一態様では、前記第２の導電膜上
に形成されたタングステン膜と、前記タングステン膜上
に形成された配線層とを更に備える。
【００２９】本発明の一態様では、前記開孔部を埋め込
むように形成されたタングステン膜と、前記第２の導電
膜及び前記タングステン膜上に形成された配線層とを更
に備える。
【００３０】本発明の一態様では、前記配線層がアルミ
ニウムを含む。
【００３１】
【実施例】以下に、図面を参照して本発明の実施例を詳
細に説明する。
【００３２】図２（ａ）〜（ｇ）は、本発明の第１実施
例による半導体装置の製造方法を工程順に示す断面図で
ある。
【００３３】まず、図２（ａ）に示すように、シリコン
基板１１の上に形成されたシリコン酸化膜等の層間絶縁
膜１３に拡散層１２に達する開孔部１０をドライエッチ
ング法により形成する。
【００３４】次に、図２（ｂ）に示すように、開孔部１
０の内面を含む全面にスパッタ法によりチタン膜１４を
例えば膜厚２０ｎｍに形成する。
【００３５】しかる後、図２（ｃ）に示すように、薬液
に固体粒子を混入した研磨材によって化学的且つ機械的
に研磨加工を行うＣＭＰ（Chimical Mechanical Polish
ing)法により開孔部１０の内部以外のチタン膜１４を除
去し、更に、付着した研磨材を後処理により除去する。
【００３６】次に、図２（ｄ）に示すように、スパッタ
法により全面に窒化チタン膜１５を例えば膜厚１００ｎ
ｍに形成する。この時、窒化チタン膜１５の形成は、チ
タンターゲットによる反応性スパッタ法及び窒化チタン
ターゲットによるスパッタ法のいずれの方法を用いて行
っても良い。
【００３７】しかる後、図２（ｅ）に示すように、開孔
部１０の内部を埋め込むように全面にタングステン膜１
６をＣＶＤ法により例えば膜厚３００ｎｍに形成する。
【００３８】この第１の実施例によれば、ＷＦ6 ガス等
のフッ素系ガスを用いてタングステン膜１６を形成する
際、開孔部１０の内部以外の部分にはチタン膜１４が存
在せず、フッ素系ガスに耐性を有する窒化チタン膜１５
のみが存在するので、チタン膜１４の侵食による窒化チ
タン膜１５の剥離が起こることはない。なお、開孔部１
０の内部ではチタン膜１４の侵食による窒化チタン膜１
５の剥離は殆ど起こらない。また、これらは、図１に示
したようなシリコンウェハの周辺部においても全く同様
である。従って、窒化チタン膜１５の剥離による汚染の
問題が殆ど生じず、製品歩留りを向上させることができ
る。
【００３９】その後、図２（ｆ）に示すように、エッチ
ング等により開孔部１０の内部以外のタングステン膜１
６を除去し、開孔部１０の内部のみにタングステン膜１
６を残す。さらに、窒化チタン膜１５及びタングステン
膜１６の上にアルミニウム（Ａ１）又は銅（Ｃｕ）等か
らなる配線層１７を形成し、微細加工技術等を用いて、
窒化チタン膜１５と配線層１７を所望のパターンに加工
する。尚、絶縁膜１３の上に直接配線層１７を形成せ
ず、窒化チタン膜１５を介して形成しているのは、配線
層１７の断線を防止するためである。
【００４０】一方、開孔部１０の内部以外のタングステ
ン膜１６を除去する工程を省略し、図２（ｇ）に示すよ
うに、タングステン膜１６の上に配線層１７を形成して
もよい。この場合には、図２（ｆ）の場合よりも配線層
の総膜厚が厚くなり、微細パターンを形成することが困
難となるが、パターン配線の抵抗値を下げることができ
るというメリットがある。
【００４１】次に、図３（ａ）〜（ｈ）を参照して、本
発明の第２実施例による半導体装置の製造方法を説明す
る。
【００４２】まず、図３（ａ）に示すように、シリコン
基板２１の上に形成されたシリコン酸化膜等の層間絶縁
膜２３に拡散層２２に達する開孔部２０をドライエッチ
ング法により形成する。
【００４３】次に、図３（ｂ）に示すように、開孔部２
０の内面を含む全面にスパッタ法によりチタン膜２４を
例えば膜厚２０ｎｍに形成する。
【００４４】しかる後、図３（ｃ）に示すように、全面
にレジスト２７を塗布するが、この時、図示の如く、レ
ジスト２７の流動性によって開孔部２０の内部もレジス
ト２７により埋め込まれる。
【００４５】次に、図３（ｄ）に示すように、酸素プラ
ズマ中にてアッシングを行い、開孔部２０の内部以外の
レジスト２７をレジストエッチバック法により除去す
る。
【００４６】次に、図３（ｅ）に示すように、塩素系の
ガスを用いたドライエッチング法によりチタン膜２４を
除去するが、この時、開孔部２０の内部にはレジスト２
７が存在するため、そのレジスト２７がエッチングマス
クとなって、開孔部２０の内部のチタン膜２４は除去さ
れない。
【００４７】しかる後、図３（ｆ）に示すように、再度
アッシングを行い、開孔部２０の内部のレジスト２７を
除去する。
【００４８】その後、図３（ｇ）に示すように、スパッ
タ法により全面に窒化チタン膜２５を例えば膜厚１００
ｎｍに形成する。この時、窒化チタン膜２５の形成は、
チタンターゲットによる反応性スパッタ法及び窒化チタ
ンターゲットによるスパッタ法のいずれの方法を用いて
行っても良い。
【００４９】しかる後、図３（ｈ）に示すように、開孔
部２０の内部を埋め込むように全面にタングステン膜２
６をＣＶＤ法により例えば膜厚３００ｎｍに形成する。
【００５０】この第２の実施例においても、ＷＦ6 ガス
等のフッ素系ガスを用いてタングステン膜２６を形成す
る際、開孔部２０の内部以外の部分にはチタン膜２４が
存在せず、フッ素系ガスに耐性を有する窒化チタン膜２
５のみが存在するので、チタン膜２４の侵食による窒化
チタン膜２５の剥離が起こることはない。なお、開孔部
２０の内部ではチタン膜２４の侵食による窒化チタン膜
２５の剥離は殆ど起こらない。また、これらは、図１に
示したようなシリコンウェハの周辺部においても全く同
様である。従って、窒化チタン膜２５の剥離による汚染
の問題が殆ど生じず、製品歩留りを向上させることがで
きる。
【００５１】なお、この第２の実施例では、図３（ｄ）
に示すレジストエッチバックの工程において、開孔部２
０の内面を全て覆うようにレジスト２７を残す必要はな
い。即ち、最終的に開孔部２０の底面のチタン膜２４が
残っていれば良く、開孔部２０の側面のチタン膜２４は
全部残る必要はない。従って、図３（ｄ）に示すレジス
トエッチバックの工程では、レジスト２７が開孔部２０
を部分的に埋めた状態で残っていれば良く、開孔部２０
の側面上部のチタン膜２４は露出しても良い。そこで、
レジスト２７のアッシングを少しオーバー目に実施し
て、開孔部２０の外部のレジスト２７を完全に除去する
ようにするのが好ましい。
【００５２】配線層の形成については第１実施例と同じ
であるので、説明を省略する。
【００５３】次に、図４（ａ）〜（ｅ）を参照して、本
発明の第３実施例による半導体装置の製造方法を説明す
る。
【００５４】まず、図４（ａ）に示すように、シリコン
基板３１の上に形成されたシリコン酸化膜等の層間絶縁
膜３３に拡散層３２に達する開孔部３０をドライエッチ
ング法により形成する。
【００５５】次に、図４（ｂ）に示すように、開孔部３
０の内面を含む全面にスパッタ法によりチタン膜３４を
例えば膜厚２０ｎｍに形成する。
【００５６】しかる後、図４（ｃ）に示すように、ＥＣ
Ｒ（Electron Cyclotron Resonance) を利用したプラズ
マエッチング法であるＥＣＲプラズマエッチングによ
り、開孔部３０の内部以外のチタン膜３４を除去する。
この時、ＥＣＲプラズマストリームをシリコン基板３１
の表面に平行に制御することで、開孔部３０の深部まで
イオンが到達することはなく、その部分でチタン膜３４
が除去されることはない。従って、少なくとも開孔部３
０の底面及び側面下部のチタン膜３４は除去されずに残
る。
【００５７】次に、図４（ｄ）に示すように、スパッタ
法により全面に窒化チタン膜３５を例えば膜厚１００ｎ
ｍに形成する。この時、窒化チタン膜３５の形成は、チ
タンターゲットによる反応性スパッタ法及び窒化チタン
ターゲットによるスパッタ法のいずれの方法を用いて行
っても良い。
【００５８】しかる後、図４（ｅ）に示すよう、開孔部
３０の内部を埋め込むように全面にタングステン膜３６
をＣＶＤ法により例えば膜厚３００ｎｍに形成する。
【００５９】この第３の実施例でも、ＷＦ6 ガス等のフ
ッ素系ガスを用いてタングステン膜３６を形成する際、
開孔部３０の外部にはチタン膜３４が存在せず、フッ素
系ガスに耐性を有する窒化チタン膜３５のみが存在する
ので、チタン膜３４の侵食による窒化チタン膜３５の剥
離が起こることはない。なお、開孔部３０の内部ではチ
タン膜３４の侵食による窒化チタン膜３５の剥離は殆ど
起こらない。また、これらは、図１に示したようなシリ
コンウェハの周辺部においても全く同様である。従っ
て、窒化チタン膜３５の剥離による汚染の問題が殆ど生
じず、製品歩留りを向上させることができる。
【００６０】配線層の形成については第１実施例と同じ
であるので、説明を省略する。
【００６１】次に、図５（ａ）〜（ｄ）を参照して、本
発明の第４実施例による半導体装置の製造方法を説明す
る。この第４実施例は、窒化チタン膜を２層に形成する
点を除いては第１実施例と同じである。
【００６２】まず、図５（ａ）に示すように、シリコン
基板４１の上に形成された層間絶縁膜４３の開孔部４０
の内面を含む全面に、スパッタ法により、チタン膜４４
と第１の窒化チタン膜４５をそれぞれ膜厚２０ｎｍと５
０ｎｍに形成する。
【００６３】しかる後、図５（ｂ）に示すように、ＣＭ
Ｐ法により、開孔部４０以外のチタン膜４４と窒化チタ
ン膜４５を除去する。
【００６４】次に、図５（ｃ）に示すように、スパッタ
法により、全面に第２の窒化チタン膜４６を、例えば膜
厚１００ｎｍに形成する。
【００６５】しかる後、図５（ｄ）に示すように、ＣＶ
Ｄ法により、開孔部４０の内部を埋めるように全面にタ
ングステン膜４７を、例えば膜厚３００ｎｍに形成す
る。
【００６６】この第４実施例によれば、比較的酸化し易
いチタン膜４４を比較的酸化しにくい第１の窒化チタン
膜４５で覆うので、ＣＭＰ法により開孔部４０以外のチ
タン膜を除去するに際し、チタン膜の酸化を防止するこ
とができる。
【００６７】以上、シリコン基板の拡散層に配線を接続
するためのいわゆるコンタクトホールの形成に本発明を
適用した実施の形態を説明したが、本発明の製造方法
は、下層配線と上層配線とを互いに接続するいわゆるビ
アコンタクトの形成にも殆ど同様にして適用が可能であ
る。
【００６８】また、フッ素系ガスに耐性を有する導電膜
としては、上述の実施例に示した窒化チタン膜以外に窒
化タングステン膜を用いても良く、更に、窒化チタン膜
と窒化タングステン膜の積層膜を用いても良い。
【００６９】また、フッ素系ガスに耐性を有する導電膜
の下地膜は、上述の実施例に示したチタン膜以外にチタ
ン−タングステン合金膜等のチタン系合金膜であっても
良い。
【００７０】
【発明の効果】本発明によれば、例えばＷＦ6 ガスのよ
うなフッ素系ガスを用いたＣＶＤ法によりコンタクトホ
ールやビアコンタクト等のコンタクト構造の開孔部をタ
ングステンで埋め込む際、開孔部の外部にはチタン膜又
はチタン系合金膜が存在せず、窒化チタン膜又は窒化タ
ングステン膜のようなフッ素系ガスに耐性を有する導電
膜のみが存在するので、フッ素系ガスによるチタン膜又
はチタン系合金膜の侵食に起因する窒化チタン膜、窒化
タングステン膜等の導電膜の剥離が発生せず、それらが
発塵源とならないので、製品歩留りが向上する。
【図面の簡単な説明】
【図１】半導体ウェハの素子領域とその周辺部を示す概
略平面図である。
【図２】本発明の第１実施例による半導体装置の製造方
法を工程順に示す断面図である。
【図３】本発明の第２実施例による半導体装置の製造方
法を工程順に示す断面図である。
【図４】本発明の第３実施例による半導体装置の製造方
法を工程順に示す断面図である。
【図５】本発明の第４実施例による半導体装置の製造方
法を工程順に示す断面図である。
【符号の説明】
１０、２０、３０、４０ 開孔部 １１、２１、３１、４１ シリコン基板 １２、２２、３２、４２ 拡散層 １３、２３、３３、４３ 層間絶縁膜 １４、２４、３４、４４ チタン膜 １５、２５、３５、４５、４６ 窒化チタン膜 １６、２６、３６、４７ タングステン膜

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の絶縁膜に、前記絶縁膜を
    貫き且つ他端に半導体層又は導体層が露出する開孔部を
    形成する工程と、 少なくとも前記絶縁膜及び前記開孔部の内面上に、チタ
    ン膜及びチタン系合金膜のうちの少なくとも１つを含み
    且つ前記工程により露出している前記半導体層又は前記
    導体層に接触する第１の導電膜を形成する工程と、 前記開孔部の外側に形成した前記第１の導電膜を除去す
    る工程と、 少なくとも前記絶縁膜及び前記第１の導電膜の上に、フ
    ッ素系ガスに耐性を有する第２の導電膜を形成する工程
    と、 フッ素系ガスを用いるＣＶＤ法により、少なくとも前記
    開孔部を埋め込むようにタングステン膜を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板上の絶縁膜に、前記絶縁膜を
    貫き且つ他端に半導体層又は導体層が露出する開孔部を
    形成する工程と、 少なくとも前記絶縁膜及び前記開孔部の内面上に、チタ
    ン膜及びチタン系合金膜のうちの少なくとも１つを含み
    且つ前記工程により露出している前記半導体層又は前記
    導体層に接触する第１の導電膜を形成する工程と、 少なくとも前記第１の導電膜の上に、窒化チタン膜を含
    む第２の導電膜を形成する工程と、 前記開孔部の外側に形成した前記第１及び第２の導電膜
    を除去する工程と、 少なくとも前記絶縁膜及び前記第２の導電膜の上に、フ
    ッ素系ガスに耐性を有する第３の導電膜を形成する工程
    と、 フッ素系ガスを用いるＣＶＤ法により、少なくとも前記
    開孔部を埋め込むようにタングステン膜を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第１の導電膜又は前記第１及び第２
    の導電膜を除去する工程において、化学機械研磨法、レ
    ジストエッチバック法及びＥＣＲプラズマエッチング法
    のうちの少なくとも１つを用いることを特徴とする請求
    項１又は２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記チタン系合金膜がチタン−タングス
    テン合金膜であることを特徴とする請求項１又は２に記
    載の半導体装置の製造方法。
  5. 【請求項５】 少なくとも前記タングステン膜上に配線
    層を形成する工程を更に有することを特徴とする請求項
    １又は２に記載の半導体装置の製造方法。
  6. 【請求項６】 前記配線層がアルミニウムを含むことを
    特徴とする請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２の導電膜が、窒化チタン膜、窒
    化タングステン膜及び窒化チタン膜と窒化タングステン
    膜の積層膜のうちの１つであることを特徴とする請求項
    １に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第３の導電膜が、窒化チタン膜、窒
    化タングステン膜及び窒化チタン膜と窒化タングステン
    膜の積層膜のうちの１つであることを特徴とする請求項
    ２に記載の半導体装置の製造方法。
  9. 【請求項９】 半導体基板と、 前記半導体基板の上方に形成され、所望の位置に半導体
    層又は導体層が露出する開孔部を有する絶縁膜と、 前記開孔部の内面上に形成されたチタン膜及びチタン系
    合金膜のうちの少なくとも１つを含み且つ前記半導体層
    又は前記導体層と接触する第１の導電膜と、 少なくとも前記絶縁膜及び前記第１の導電膜の上に形成
    された、フッ素系ガスに耐性を有する第２の導電膜とを
    備えたことを特徴とする半導体装置。
  10. 【請求項１０】 半導体基板と、 前記半導体基板の表層部に形成された拡散層と、 前記半導体基板上に形成され、前記拡散層に達する開孔
    部を有する絶縁膜と、 前記開孔部の内面上に形成された第１の導電膜と、 少なくとも前記絶縁膜及び前記第１の導電膜の上に形成
    された、フッ素系ガスに耐性を有する第２の導電膜とを
    備えたことを特徴とする半導体装置。
  11. 【請求項１１】 半導体基板と、 前記半導体基板上に形成され、前記半導体基板に達する
    開孔部を有する絶縁膜と、 前記開孔部の内面上に形成された第１の導電膜と、 少なくとも前記絶縁膜及び前記第１の導電膜の上に形成
    された、フッ素系ガスに耐性を有する第２の導電膜とを
    備えたことを特徴とする半導体装置。
  12. 【請求項１２】 少なくとも前記開孔部を埋め込むよう
    に形成されたタングステン膜を更に備えたことを特徴と
    する請求項９〜１１のいずれか１項に記載の半導体装
    置。
  13. 【請求項１３】 前記チタン系合金膜がチタン−タング
    ステン合金膜であることを特徴とする請求項９〜１１の
    いずれか１項に記載の半導体装置。
  14. 【請求項１４】 前記第２の導電膜が、窒化チタン膜、
    窒化タングステン膜及び窒化チタン膜と窒化タングステ
    ン膜の積層膜のうちの１つであることを特徴とする請求
    項９〜１１のいずれか１項に記載の半導体装置。
  15. 【請求項１５】 前記第１の導電膜が、チタン膜及びチ
    タン系合金膜のうちの少なくとも１つを含むことを特徴
    とする請求項１０又は１１に記載の半導体装置。
  16. 【請求項１６】 前記第２の導電膜上に形成されたタン
    グステン膜と、前記タングステン膜上に形成された配線
    層とを更に備えたことを特徴とする請求項９〜１１のい
    ずれか１項に記載の半導体装置。
  17. 【請求項１７】 前記開孔部を埋め込むように形成され
    たタングステン膜と、前記第２の導電膜及び前記タング
    ステン膜上に形成された配線層とを更に備えたことを特
    徴とする請求項９〜１１のいずれか１項に記載の半導体
    装置。
  18. 【請求項１８】 前記配線層がアルミニウムを含むこと
    を特徴とする請求項１６又は１７に記載の半導体装置。
JP27740596A 1995-12-28 1996-09-27 半導体装置及びその製造方法 Pending JPH09237768A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27740596A JPH09237768A (ja) 1995-12-28 1996-09-27 半導体装置及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP35348895 1995-12-28
JP7-353488 1995-12-28
JP27740596A JPH09237768A (ja) 1995-12-28 1996-09-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH09237768A true JPH09237768A (ja) 1997-09-09

Family

ID=26552376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27740596A Pending JPH09237768A (ja) 1995-12-28 1996-09-27 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH09237768A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330231A (ja) * 1998-05-01 1999-11-30 United Microelectronics Corp 金属被覆構造
JP2009021603A (ja) * 2007-07-12 2009-01-29 Samsung Electronics Co Ltd 半導体素子及びその製造方法
WO2017130530A1 (ja) * 2016-01-29 2017-08-03 株式会社ブイ・テクノロジー 配線基板の配線修正装置、配線基板の製造方法、配線基板、および表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330231A (ja) * 1998-05-01 1999-11-30 United Microelectronics Corp 金属被覆構造
JP2009021603A (ja) * 2007-07-12 2009-01-29 Samsung Electronics Co Ltd 半導体素子及びその製造方法
WO2017130530A1 (ja) * 2016-01-29 2017-08-03 株式会社ブイ・テクノロジー 配線基板の配線修正装置、配線基板の製造方法、配線基板、および表示装置

Similar Documents

Publication Publication Date Title
US5486492A (en) Method of forming multilayered wiring structure in semiconductor device
US6177347B1 (en) In-situ cleaning process for Cu metallization
US7799693B2 (en) Method for manufacturing a semiconductor device
US6015749A (en) Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
US8299617B2 (en) Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects
US6949461B2 (en) Method for depositing a metal layer on a semiconductor interconnect structure
EP1570517B1 (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
US6706626B2 (en) Method of fabricating contact plug
US20050263902A1 (en) Barrier free copper interconnect by multi-layer copper seed
US6258713B1 (en) Method for forming dual damascene structure
JP2005340808A (ja) 半導体装置のバリア構造
US6335570B2 (en) Semiconductor device and manufacturing method thereof
JP2003060031A (ja) 半導体装置及びその製造方法。
US5773890A (en) Semiconductor device that prevents peeling of a titanium nitride film
JPH0766942B2 (ja) 多層相互接続導体パターン製造方法
US6274932B1 (en) Semiconductor device having metal interconnection comprising metal silicide and four conductive layers
US7485574B2 (en) Methods of forming a metal line in a semiconductor device
JPH11312734A (ja) 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造
US6291346B1 (en) Titanium silicide layer formation method
JPH09237768A (ja) 半導体装置及びその製造方法
US6352919B1 (en) Method of fabricating a borderless via
JP4457884B2 (ja) 半導体装置
JP2004207327A (ja) 半導体装置およびその製造方法
JPH10209276A (ja) 配線形成方法
US6534415B2 (en) Method of removing polymer residues after tungsten etch back

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20050929

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20051018

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Effective date: 20051202

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Effective date: 20060207

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060711