JPH11312734A - 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造 - Google Patents
半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造Info
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- JPH11312734A JPH11312734A JP3969299A JP3969299A JPH11312734A JP H11312734 A JPH11312734 A JP H11312734A JP 3969299 A JP3969299 A JP 3969299A JP 3969299 A JP3969299 A JP 3969299A JP H11312734 A JPH11312734 A JP H11312734A
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Abstract
(57)【要約】
【課題】半導体ウエハ上の絶縁層バイア内の銅金属に接
点を形成する方法を提供する。 【解決手段】パターン化された銅層２２を有するウエハ
２０を与えるステップと、前記銅層２２の上に絶縁層２
４を与えるステップと、前記絶縁層中にバイア２６を形
成するステップと、前記ウエハ２０を還元環境中に与え
て、前記バイア２６の中の銅の上の銅酸化物を還元させ
て銅にするステップと、前記ウエハ２０を酸化環境に露
出しないで前記バイア２６内の銅に接触してライナー５
２の層を付着するするステップとを含む。この方法は、
従来のスパッタリングで洗浄されたバイア２６内に発見
される銅のはねかえりの問題を解消する。ライナー５２
は、付着力及び銅拡散の防止のために選ばれる。
点を形成する方法を提供する。 【解決手段】パターン化された銅層２２を有するウエハ
２０を与えるステップと、前記銅層２２の上に絶縁層２
４を与えるステップと、前記絶縁層中にバイア２６を形
成するステップと、前記ウエハ２０を還元環境中に与え
て、前記バイア２６の中の銅の上の銅酸化物を還元させ
て銅にするステップと、前記ウエハ２０を酸化環境に露
出しないで前記バイア２６内の銅に接触してライナー５
２の層を付着するするステップとを含む。この方法は、
従来のスパッタリングで洗浄されたバイア２６内に発見
される銅のはねかえりの問題を解消する。ライナー５２
は、付着力及び銅拡散の防止のために選ばれる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体部品
上の銅配線への接点に関する。特に、本発明は、絶縁体
の銅の汚れを回避しながら、銅配線と次のレベルのメタ
ライゼィションとの間の緊密な接点を与える製造方法に
関する。より詳細には、本発明は、集積回路上の銅接点
の表面から酸化銅を取り省くための製造方法に関する。
上の銅配線への接点に関する。特に、本発明は、絶縁体
の銅の汚れを回避しながら、銅配線と次のレベルのメタ
ライゼィションとの間の緊密な接点を与える製造方法に
関する。より詳細には、本発明は、集積回路上の銅接点
の表面から酸化銅を取り省くための製造方法に関する。
【０００２】
【従来の技術】集積回路上において、銅配線は、従来の
アルミニウム配線に比べて、低い抵抗率を与え、注目に
値する高速のチップを与えることを約束する。チップ上
の配線は、絶縁層により分離された金属の層をパターン
化して製造される。絶縁層は、ウインドウまたはバイア
を有し、選択的に金属層との接続を可能とする。これら
バイアが開けられて銅が空気にさらされると、銅酸化物
が銅の上に形成される可能性がある。この銅酸化物は電
気抵抗の原因、又は次の金属層の電気的接触を妨げる原
因とさえなる。そのため銅酸化物を次の金属層を与える
前に、除去しなければならない。
アルミニウム配線に比べて、低い抵抗率を与え、注目に
値する高速のチップを与えることを約束する。チップ上
の配線は、絶縁層により分離された金属の層をパターン
化して製造される。絶縁層は、ウインドウまたはバイア
を有し、選択的に金属層との接続を可能とする。これら
バイアが開けられて銅が空気にさらされると、銅酸化物
が銅の上に形成される可能性がある。この銅酸化物は電
気抵抗の原因、又は次の金属層の電気的接触を妨げる原
因とさえなる。そのため銅酸化物を次の金属層を与える
前に、除去しなければならない。
【０００３】ウエット・エッチング材、例えば弗化水素
酸（ＨＦ）を使うと、金属の付着の前の酸化銅の除去に
効果的である。しかし、ＨＦの処理と後続の金属付着と
の時間の間、銅酸化物は銅表面上に素早く成長し得る。
酸（ＨＦ）を使うと、金属の付着の前の酸化銅の除去に
効果的である。しかし、ＨＦの処理と後続の金属付着と
の時間の間、銅酸化物は銅表面上に素早く成長し得る。
【０００４】アルゴン・スパッタ・エッチングは、アル
ミニウム・メタライゼーションを有する半導体チップ上
のバイアを洗浄するのに使用されていて、効果的に同じ
真空チャンバー内で酸化アルミニウムを除去し後続の金
属層の付着を行う。この方法は、酸化銅の除去にも使用
されている。酸化物除去ステップと付着ステップとの間
において酸化環境への露出を避け、再度の酸化の問題を
回避している。しかし、以下で説明されるように、発明
者は、銅に対して生ずるアルゴン・スパッターリングの
問題は、アルミニウムの問題と異なることを発見した。
ミニウム・メタライゼーションを有する半導体チップ上
のバイアを洗浄するのに使用されていて、効果的に同じ
真空チャンバー内で酸化アルミニウムを除去し後続の金
属層の付着を行う。この方法は、酸化銅の除去にも使用
されている。酸化物除去ステップと付着ステップとの間
において酸化環境への露出を避け、再度の酸化の問題を
回避している。しかし、以下で説明されるように、発明
者は、銅に対して生ずるアルゴン・スパッターリングの
問題は、アルミニウムの問題と異なることを発見した。
【０００５】従って、追加の処理ステップを設けない
で、バイアの側壁を、飛散する銅から保護しながら、メ
タライゼイション層間に酸化物のない接続界面を与える
ためよりよい解決法が必要である。
で、バイアの側壁を、飛散する銅から保護しながら、メ
タライゼイション層間に酸化物のない接続界面を与える
ためよりよい解決法が必要である。
【０００６】
【発明が解決しようとする課題】本発明の目的は、銅を
付着したウエハに適合する、バイア中の酸化物を除去す
るための、アルゴン・スパッタリング洗浄に代わる方法
を提供する。
付着したウエハに適合する、バイア中の酸化物を除去す
るための、アルゴン・スパッタリング洗浄に代わる方法
を提供する。
【０００７】本発明の別の目的は、半導体チップ上の絶
縁層中のバイアの中の銅酸化物を、バイアの側壁への銅
の飛散なしに、除去する方法を提供することである。
縁層中のバイアの中の銅酸化物を、バイアの側壁への銅
の飛散なしに、除去する方法を提供することである。
【０００８】本発明の有利な点は、酸化物の除去に先立
って銅又はバイア側壁を保護する追加のステップを設け
ないで、銅酸化物を除去できる方法を提供することであ
る。
って銅又はバイア側壁を保護する追加のステップを設け
ないで、銅酸化物を除去できる方法を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明の目的は、銅メタ
ライゼィションを有する半導体ウエハを処理する本発明
の方法によって達成される。本発明の方法は、パターン
化された銅層と該銅層上に絶縁層を有するウエハを与え
るステップと、前記絶縁層内にバイアを形成し、表面に
銅酸化物を有しうる前記銅層を露出させるステップと、
チャンバーの中に前記ウエハを与えるステップと、前記
チャンバー内に還元環境を与え、前記銅酸化物を還元し
て銅にするステップと、前記ウエハを酸化環境に露出し
ないで、前記バイア内に導電体を付着するステップとを
備える。
ライゼィションを有する半導体ウエハを処理する本発明
の方法によって達成される。本発明の方法は、パターン
化された銅層と該銅層上に絶縁層を有するウエハを与え
るステップと、前記絶縁層内にバイアを形成し、表面に
銅酸化物を有しうる前記銅層を露出させるステップと、
チャンバーの中に前記ウエハを与えるステップと、前記
チャンバー内に還元環境を与え、前記銅酸化物を還元し
て銅にするステップと、前記ウエハを酸化環境に露出し
ないで、前記バイア内に導電体を付着するステップとを
備える。
【００１０】本発明のもう一つの態様は、半導体構造で
ある。この半導体構造は、パターン化された銅層と、そ
の上の絶縁層と、前記絶縁層中に形成された側壁を含み
前記銅層に到達するバイアと、該バイア内に前記銅層の
元素の銅表面に接触する導電ライナーとを備え前記導電
ライナーは更に前記側壁を被覆して銅拡散に対してバリ
ヤーを与え、銅が直接に前記側壁に接触しないことをこ
とを特徴とする。
ある。この半導体構造は、パターン化された銅層と、そ
の上の絶縁層と、前記絶縁層中に形成された側壁を含み
前記銅層に到達するバイアと、該バイア内に前記銅層の
元素の銅表面に接触する導電ライナーとを備え前記導電
ライナーは更に前記側壁を被覆して銅拡散に対してバリ
ヤーを与え、銅が直接に前記側壁に接触しないことをこ
とを特徴とする。
【００１１】
【発明の実施の形態】本発明者は、図１の（ａ）に示す
ように、スパッタ・エッチングが銅を各バイアの側壁に
はね飛ばし、バイアの側壁を不要な銅で汚すことを発見
した。また、発明者は、保護されていない側壁上にはね
飛ばされた銅が、絶縁体を通して、マイグレーションを
起こし、絶縁体としての効果を減じることを発見した。
例えば銅はシリコン・レベルの所にマイグレートして、
ゲート酸化物にリークを生じ、ゲート酸化物の信頼性を
損ねたり、接合リーク電流を生じさせる。
ように、スパッタ・エッチングが銅を各バイアの側壁に
はね飛ばし、バイアの側壁を不要な銅で汚すことを発見
した。また、発明者は、保護されていない側壁上にはね
飛ばされた銅が、絶縁体を通して、マイグレーションを
起こし、絶縁体としての効果を減じることを発見した。
例えば銅はシリコン・レベルの所にマイグレートして、
ゲート酸化物にリークを生じ、ゲート酸化物の信頼性を
損ねたり、接合リーク電流を生じさせる。
【００１２】同様にゲフケン（Ｇｅｆｆｋｅｎ）らの米
国特許出願０８／８５８，１３９は、図１の（ｂ）に示
されるような、銅のはね飛びの問題について記述してい
る。バイアの底及び側壁６に沿って存在する銅酸化物を
覆うバリアー材５を付着し、アルゴン・スパッタリング
のステップの間側壁を銅のはねかえりから保護してい
る。バリアー材５は、タンタル、窒化タンタル、窒化タ
ングステン、タングステン・シリコン窒化物、タンタル
・シリコン窒化物、チタン・シリコン窒化物、シリコン
窒化物などの薄い層である。製造工程において、バイア
６が開かれた後バリアー材５が付着される。バリアー材
５は、方向性（ｄｉｒｅｃｔｉｏｎａｌ）のエッチング
がされ水平表面から取りは除かれる。方向性のエッチ
は、バリアー材と銅酸化物の両者を取り除き、銅を露出
させる。銅配線３への接点を開口するため、スパッタ・
エッチング・ステップも実行である。方向性エッチング
又はスパッタ・エッチングのステップの間、バリアー材
５は側壁６を飛散する銅との接触から保護するのに有効
である。バリアー材５の下側に銅７が残る。しかしなが
ら、この工程は、付着と方向性エッチの追加的ステップ
を含み、製造に費用がかかる。
国特許出願０８／８５８，１３９は、図１の（ｂ）に示
されるような、銅のはね飛びの問題について記述してい
る。バイアの底及び側壁６に沿って存在する銅酸化物を
覆うバリアー材５を付着し、アルゴン・スパッタリング
のステップの間側壁を銅のはねかえりから保護してい
る。バリアー材５は、タンタル、窒化タンタル、窒化タ
ングステン、タングステン・シリコン窒化物、タンタル
・シリコン窒化物、チタン・シリコン窒化物、シリコン
窒化物などの薄い層である。製造工程において、バイア
６が開かれた後バリアー材５が付着される。バリアー材
５は、方向性（ｄｉｒｅｃｔｉｏｎａｌ）のエッチング
がされ水平表面から取りは除かれる。方向性のエッチ
は、バリアー材と銅酸化物の両者を取り除き、銅を露出
させる。銅配線３への接点を開口するため、スパッタ・
エッチング・ステップも実行である。方向性エッチング
又はスパッタ・エッチングのステップの間、バリアー材
５は側壁６を飛散する銅との接触から保護するのに有効
である。バリアー材５の下側に銅７が残る。しかしなが
ら、この工程は、付着と方向性エッチの追加的ステップ
を含み、製造に費用がかかる。
【００１３】本発明は、アルゴン・スパッタリングを除
くことによって、銅飛散の問題を処理する。本発明にお
いて、銅酸化物は、化学的に還元されて元の銅の表面に
する。還元された銅をバイア内に有するウエハは、酸化
環境に露出させないで、次の金属付着へと進む。銅を還
元させる化学反応は、絶縁性の側壁に沿って銅を飛散さ
せる、アルゴン・スパッタリングにおけるような何の機
械的な処理も含まない。その結果、側壁に保護層を与え
る追加のステップは、銅の還元ステップの間、必要とさ
れない。その上再酸化が回避されるから、銅表面を保護
する追加の処理ステップも必要とされない。
くことによって、銅飛散の問題を処理する。本発明にお
いて、銅酸化物は、化学的に還元されて元の銅の表面に
する。還元された銅をバイア内に有するウエハは、酸化
環境に露出させないで、次の金属付着へと進む。銅を還
元させる化学反応は、絶縁性の側壁に沿って銅を飛散さ
せる、アルゴン・スパッタリングにおけるような何の機
械的な処理も含まない。その結果、側壁に保護層を与え
る追加のステップは、銅の還元ステップの間、必要とさ
れない。その上再酸化が回避されるから、銅表面を保護
する追加の処理ステップも必要とされない。
【００１４】最初のステップにおいて、電子部品、例え
ば図２の（ａ）に示されるような銅層２２と絶縁層２４
を有する半導体ウエハ２０が与えられる。絶縁層２４
は、二酸化珪素または重合体により形成される。二酸化
珪素は、例えばプラズマ増強ＣＶＤなどのＣＶＤ方法に
より付着される。絶縁層２４は、スピン・オン・コーテ
ィングされ硬化される材料により形成することができ
る。その材料は、例えばスピン・オン・ガラス又は有機
重合体である。二酸化珪素のような絶縁体は燐（Ｐ）ま
たは硼素（Ｂ）のようなドーパントを含むことができ
る。重合体は例えばポリイミド及びハイドロジャン・シ
ルセキオ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｑｕｉｏｘａ
ｎｅ）のような材料を含む。
ば図２の（ａ）に示されるような銅層２２と絶縁層２４
を有する半導体ウエハ２０が与えられる。絶縁層２４
は、二酸化珪素または重合体により形成される。二酸化
珪素は、例えばプラズマ増強ＣＶＤなどのＣＶＤ方法に
より付着される。絶縁層２４は、スピン・オン・コーテ
ィングされ硬化される材料により形成することができ
る。その材料は、例えばスピン・オン・ガラス又は有機
重合体である。二酸化珪素のような絶縁体は燐（Ｐ）ま
たは硼素（Ｂ）のようなドーパントを含むことができ
る。重合体は例えばポリイミド及びハイドロジャン・シ
ルセキオ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｑｕｉｏｘａ
ｎｅ）のような材料を含む。
【００１５】その後、側壁２６’を有するバイア２６
は、標準的なフォトリソグラフィック・パターニングと
図２の（ｂ）に示されるようなエッチ、例えばウエット
エッチまたはプラズマエッチを利用して絶縁層２４内に
形成れる。バイア２６は、従来技術のシングルまたデュ
アルのダマシン・プロセスを使用して、従来の相互接続
のためのテーパー状の側壁またはスタッド間接続のため
の垂直の側壁を持つことができる。バイア２６は形成さ
れた後、露出した銅表面の酸化を避けるために、注意を
する必要はない。従ってバイア内で露出された銅配線上
には、薄い酸化物層２８が形成され易くなる。
は、標準的なフォトリソグラフィック・パターニングと
図２の（ｂ）に示されるようなエッチ、例えばウエット
エッチまたはプラズマエッチを利用して絶縁層２４内に
形成れる。バイア２６は、従来技術のシングルまたデュ
アルのダマシン・プロセスを使用して、従来の相互接続
のためのテーパー状の側壁またはスタッド間接続のため
の垂直の側壁を持つことができる。バイア２６は形成さ
れた後、露出した銅表面の酸化を避けるために、注意を
する必要はない。従ってバイア内で露出された銅配線上
には、薄い酸化物層２８が形成され易くなる。
【００１６】次のステップにおいて、図２の（ｃ）及び
図３の（ａ）に図示されているように、ウエハ２０は、
処理チャンバー３０内に与えられ、還元環境３２にして
バイア２６中に形成された銅酸化物２８を還元する。銅
酸化物２８は、還元されて元の純粋な銅の表面２２を与
える。
図３の（ａ）に図示されているように、ウエハ２０は、
処理チャンバー３０内に与えられ、還元環境３２にして
バイア２６中に形成された銅酸化物２８を還元する。銅
酸化物２８は、還元されて元の純粋な銅の表面２２を与
える。
【００１７】還元処理において酸化物２８は、例えばＨ
２、成形ガス（Ｎ２とＨ２）、ＮＯ ｘ、ＣＯのような還
元ガスにより、化学的に還元される。水素原子または水
素イオンを使用してもよい。約１０〜７６０トル（Ｔｏ
ｒｒ）の範囲の圧力における純粋水素を３５０℃で約1
分〜１０分の範囲の所定の時間を与え、銅酸化物を還元
すると純粋な銅表面２２’が残る。少なくとも５００ト
ル程度の高圧にすればするほどより効果的に作用するこ
とがわかった。よい結果は、５００トルの圧力で約４分
で得られる。還元反応の副産物である水は気化して排気
される。別の方法としてＨ２プラズマ、若しくはＨ２と
キャリアー例えばＨｅまたはＡｒとを有するプラズマを
使って、水素イオンを供給することも可能である。
２、成形ガス（Ｎ２とＨ２）、ＮＯ ｘ、ＣＯのような還
元ガスにより、化学的に還元される。水素原子または水
素イオンを使用してもよい。約１０〜７６０トル（Ｔｏ
ｒｒ）の範囲の圧力における純粋水素を３５０℃で約1
分〜１０分の範囲の所定の時間を与え、銅酸化物を還元
すると純粋な銅表面２２’が残る。少なくとも５００ト
ル程度の高圧にすればするほどより効果的に作用するこ
とがわかった。よい結果は、５００トルの圧力で約４分
で得られる。還元反応の副産物である水は気化して排気
される。別の方法としてＨ２プラズマ、若しくはＨ２と
キャリアー例えばＨｅまたはＡｒとを有するプラズマを
使って、水素イオンを供給することも可能である。
【００１８】次のステップで、図３の（ｂ）に示される
ように、ウエハ２０はチャンバー３０から出され、ウエ
ハ・ハンドル３７を使って真空空間３６を有する移行チ
ャンバー（ｔｒａｎｓｐｏｒｔ ｃｈａｍｂｅｒ）３４
に移される。その後、（ｃ）に示されるように、真空環
境のプロセス・チャンバー４０に移される、酸化環境に
部品を露出すること無しに、次工程の導電体のスパッタ
付着を行う。この移動の実行のために、チャンバー３０
は最初にポンプにより排気される。ウエハ２０は、その
後移行チャンバー３４に移動した後真空チャンバー４０
に移動してミリトル（ｍｍＴｏｒｒ）の範囲の圧力で、
金属付着が行われる。還元ステップのために使用される
チャンバー３０は、金属付着のために用いられるチャン
バー４０に接続されている。そのためウエハ２０は、酸
化環境に露出されること無しに、１つのチャンバーから
他のチャンバーへと移動可能である。もちろん、１つの
チャンバーにおいて還元環境と金属付着環境を与え、一
つのチャンバーで還元ステップと付着ステップとを連続
して行うこともできる。
ように、ウエハ２０はチャンバー３０から出され、ウエ
ハ・ハンドル３７を使って真空空間３６を有する移行チ
ャンバー（ｔｒａｎｓｐｏｒｔ ｃｈａｍｂｅｒ）３４
に移される。その後、（ｃ）に示されるように、真空環
境のプロセス・チャンバー４０に移される、酸化環境に
部品を露出すること無しに、次工程の導電体のスパッタ
付着を行う。この移動の実行のために、チャンバー３０
は最初にポンプにより排気される。ウエハ２０は、その
後移行チャンバー３４に移動した後真空チャンバー４０
に移動してミリトル（ｍｍＴｏｒｒ）の範囲の圧力で、
金属付着が行われる。還元ステップのために使用される
チャンバー３０は、金属付着のために用いられるチャン
バー４０に接続されている。そのためウエハ２０は、酸
化環境に露出されること無しに、１つのチャンバーから
他のチャンバーへと移動可能である。もちろん、１つの
チャンバーにおいて還元環境と金属付着環境を与え、一
つのチャンバーで還元ステップと付着ステップとを連続
して行うこともできる。
【００１９】チャンバー４０において、導電体５０が、
図２の（ｅ）に示されるようにバイア２６中の純粋な銅
表面に接触して付着される。導電体５０がもう１つ銅配
線レベルである場合には、導電体５０は、薄いライナー
５２と銅５４との少なくとも２つの部分より形成され
る。図２の（ｄ）に図示されているように、薄いライナ
ー５２は、接着と銅の拡散を阻止するために選ばれ、ま
ず純粋な銅表面２２’を被覆するとともに、側壁２６’
を銅５４との接触から保護するように付着される。これ
は、レンダー（Ｌａｎｄｅｒｓ）らの米国特許５，６７
６，５８７号及び米国特許５，６９５，８１０号におい
て完全に開示されている。一般的には薄いライナー５２
は、厚くとも１０００Åの厚さであり、チタンと窒化チ
タンを互いに重ねた薄膜を含み、Ｔｉ／ＴｉＮのスタッ
クを形成する。または、タンタルと窒化タンタルを互い
に重ねて、Ｔａ／ＴａＮのスタックとするか又はＴａの
単層とすることも可能である。ライナーは別名スパッタ
付着として知られている物理蒸着によって付着される
か、または化学蒸着によって付着され、よりコンフォー
マルなコーティングが形成される。その後図２の（ｅ）
に示されるように、銅５４がライナー５２上に付着さ
れ、バイア２６が充填される。
図２の（ｅ）に示されるようにバイア２６中の純粋な銅
表面に接触して付着される。導電体５０がもう１つ銅配
線レベルである場合には、導電体５０は、薄いライナー
５２と銅５４との少なくとも２つの部分より形成され
る。図２の（ｄ）に図示されているように、薄いライナ
ー５２は、接着と銅の拡散を阻止するために選ばれ、ま
ず純粋な銅表面２２’を被覆するとともに、側壁２６’
を銅５４との接触から保護するように付着される。これ
は、レンダー（Ｌａｎｄｅｒｓ）らの米国特許５，６７
６，５８７号及び米国特許５，６９５，８１０号におい
て完全に開示されている。一般的には薄いライナー５２
は、厚くとも１０００Åの厚さであり、チタンと窒化チ
タンを互いに重ねた薄膜を含み、Ｔｉ／ＴｉＮのスタッ
クを形成する。または、タンタルと窒化タンタルを互い
に重ねて、Ｔａ／ＴａＮのスタックとするか又はＴａの
単層とすることも可能である。ライナーは別名スパッタ
付着として知られている物理蒸着によって付着される
か、または化学蒸着によって付着され、よりコンフォー
マルなコーティングが形成される。その後図２の（ｅ）
に示されるように、銅５４がライナー５２上に付着さ
れ、バイア２６が充填される。
【００２０】本発明は、銅層のパターニングをダマシン
技法により行う場合に、特に役に立つ。ダマシン技法に
おいて、導電体５４は、絶縁体２４とライナー５２の中
の溝を充填するように付着される。そしてウエハ２０は
研磨されて、絶縁体２４の表面２４’まで導電体５４及
びライナー５２を平坦化する。本発明は、銅のパターニ
ングを図４に示されるようデュアル・ダマシン技法によ
る場合にも役に立つ。この工程は、一連の図２の（ａ）
〜（ｆ）の処理に続く。但し、スタッド６０と配線路６
２の両方は、（ｃ）の還元ステップと（ｄ）のライナー
付着ステップの前に、マスキング及びエッチングの２回
のステップにおいて、絶縁層２４に形成される。
技法により行う場合に、特に役に立つ。ダマシン技法に
おいて、導電体５４は、絶縁体２４とライナー５２の中
の溝を充填するように付着される。そしてウエハ２０は
研磨されて、絶縁体２４の表面２４’まで導電体５４及
びライナー５２を平坦化する。本発明は、銅のパターニ
ングを図４に示されるようデュアル・ダマシン技法によ
る場合にも役に立つ。この工程は、一連の図２の（ａ）
〜（ｆ）の処理に続く。但し、スタッド６０と配線路６
２の両方は、（ｃ）の還元ステップと（ｄ）のライナー
付着ステップの前に、マスキング及びエッチングの２回
のステップにおいて、絶縁層２４に形成される。
【００２１】また本発明は、図５に示されるように傾斜
した側壁を有するバイア２６”に対して有効である。米
国出願０８／８５８，１３９号の処理は、本発明のケー
スでは適用できない。なぜなら同出願の方向性エッチ・
ステップが傾斜側壁からライナー（５、５２）を除去し
てしまうからである。本発明では、方向性エッチ・ステ
ップを実行する必要はない。即ちライナー５２は、水
平、垂直、傾斜面の上の所定の位置に残されたままにな
る。銅５４を付着した後に、その銅層はパターニング化
されエッチされて、銅配線７０を与え絶縁層２４の中の
バイア２６”を介して配線２２と接触する。
した側壁を有するバイア２６”に対して有効である。米
国出願０８／８５８，１３９号の処理は、本発明のケー
スでは適用できない。なぜなら同出願の方向性エッチ・
ステップが傾斜側壁からライナー（５、５２）を除去し
てしまうからである。本発明では、方向性エッチ・ステ
ップを実行する必要はない。即ちライナー５２は、水
平、垂直、傾斜面の上の所定の位置に残されたままにな
る。銅５４を付着した後に、その銅層はパターニング化
されエッチされて、銅配線７０を与え絶縁層２４の中の
バイア２６”を介して配線２２と接触する。
【００２２】本発明のいくつかの実施例を開示したが、
本発明の範囲からはずれない種々の修正が可能であるこ
とは明らかであろう。上記記述の何事も、本発明を特許
請求の範囲より狭く限定することを意図したものではな
い。また与えられた実施例は、他の実施例を除外するも
のではなく単に説明のために意図したものである。
本発明の範囲からはずれない種々の修正が可能であるこ
とは明らかであろう。上記記述の何事も、本発明を特許
請求の範囲より狭く限定することを意図したものではな
い。また与えられた実施例は、他の実施例を除外するも
のではなく単に説明のために意図したものである。
【図１】（ａ）は、銅金属表面からスパッタ・エッチン
グにより銅酸化物を除去した後に、銅配線を有するウエ
ハ中のバイアの断面図であり、発明者に認識されている
銅のはねか飛びの問題を示す。（ｂ）は、米国特許出願
０８／８５６，１３９号で開示されている側壁の銅のは
ね飛びから保護する方法のバイアの断面図を示す。
グにより銅酸化物を除去した後に、銅配線を有するウエ
ハ中のバイアの断面図であり、発明者に認識されている
銅のはねか飛びの問題を示す。（ｂ）は、米国特許出願
０８／８５６，１３９号で開示されている側壁の銅のは
ね飛びから保護する方法のバイアの断面図を示す。
【図２】（ａ）〜（ｆ）は、本発明の製造ステップにお
けるバイアの断面図を示す。
けるバイアの断面図を示す。
【図３】（ａ）〜（ｃ）は、本発明のウエハを製造する
ために使用されるチャンバーの断面図である。
ために使用されるチャンバーの断面図である。
【図４】本発明に含まれるデュアル・ダマシン構造の断
面図である。
面図である。
【図５】本発明に含まれる傾斜面の壁のバイア構構造の
断面図である。
断面図である。
【符号の説明】 ５ ：バリアー材 ６ ：バイア側壁 ２０ ：ウエハ ２２ ：銅層、配線 ２２’：銅の表面 ２４’：絶縁層の表面 ２６ ：バイア ２６’：側壁 ２６”：バイア ２８ ：銅酸化物 ３０ ：チャンバー ３４ ：移行チャンバー ３６ ：真空空間 ４０ ：プロセス・チャンバー ５０ ：導電体 ５２ ：薄いライナー ５４ ：導電体 ６２ ：配線路 ６８ ：スタッド ７０ ：銅配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・イー・ルーシー アメリカ合衆国バーモント州アンダーヒ ル、イリッシュ・セツルメント・ロード 293 (72)発明者 ウィリアム・ジェイ・コート アメリカ合衆国ニューヨーク州ホーキプシ ー、トラッター・レーン18 (72)発明者 ロナルド・ディー・ゴールドブラット アメリカ合衆国ニューヨーク州ヨークタウ ン・ハイツ、ティンバーレーン・コート95
Claims (17)
- 【請求項１】半導体ウエハの絶縁層バイア内の銅層への
接点を形成する方法であって、(ａ）パターン化された
銅層と該銅層上に絶縁層を有するウエハを与えるステッ
プと、（ｂ）前記絶縁層内にバイアを形成し、表面に銅
酸化物を有しうる前記銅層を露出させるステップと、
（ｃ）チャンバーの中に前記ウエハを与えるステップ
と、（ｄ）前記チャンバー内に還元環境を与え、前記銅
酸化物を還元して元素の銅にするステップと、（ｅ）前
記ウエハを酸化環境に露出しないで、前記バイア内に導
電体を付着するステップとを備える形成方法。 - 【請求項２】前記導電体は、薄いライナーを含み該ライ
ナーは銅拡散に対するバリアーを与えることを特徴とす
る請求項１に記載の方法。 - 【請求項３】前記ライナーは、前記バイアの側壁に沿っ
て付着されることを特徴とする請求項２に記載の製造方
法。 - 【請求項４】前記ライナーは、タンタル、窒化タンタ
ル、チタン、窒化チタン、タンタル窒化珪素、窒化タン
グステンのうち一つを含む請求項３に記載の方法。 - 【請求項５】更に前記ライナーの上に導電体を付着する
ステップを含み、前記バイアを充填する請求項２に記載
の製造方法。 - 【請求項６】更に前記絶縁層上で停止するように導電体
を研磨するステップを含む請求項６に記載の製造方法。 - 【請求項７】前記導電体は、銅を含む請求項２に記載の
製造方法。 - 【請求項８】前記絶縁層は、二酸化珪素を含む請求項１
に記載の製造方法。 - 【請求項９】前記絶縁層は、重合体を含む請求項１に記
載の製造方法。 - 【請求項１０】前記重合体はポリイミドを含む請求項１
０に記載の製造方法。 - 【請求項１１】前記還元環境は、水素、水素イオン、一
酸化炭素、及び、ＮＯｘからなる群から選択される成分
を含む請求項１に記載の製造方法。 - 【請求項１２】前記付着ステップ（ｅ）は、前記チャン
バーで実行される請求項１に記載の製造方法。 - 【請求項１３】前記付着ステップ（ｅ）は、第２のチャ
ンバーで実行される請求項１に記載の製造方法。 - 【請求項１４】前記付着ステップ（ｅ）は、前記チャン
バーから移行チャンバーを介して、前記第２のチャンバ
ーに移動した後に、実行される請求項１３に記載の製造
方法。 - 【請求項１５】パターン化された銅層と、 前記銅層上の絶縁層と、 前記銅層に至る前記絶縁層内のバイアであって、前記絶
縁層により形成された側壁を含むバイアと、 前記バイア内の銅層の元素の銅を被覆する導電ライナー
とを備え、 前記導電ライナーは、更に前記側壁を被覆し、銅拡散に
対してバリアーを与え、前記側壁に直接に接触する銅が
存在しないことをことを特徴とする半導体構造。 - 【請求項１６】前記ライナーは、タンタル、窒化タンタ
ル、チタン、窒化チタン、タンタル窒化珪素、窒化タン
グステンのうち一つを含むことを特徴とする請求項１５
に記載の構造。 - 【請求項１７】更に前記ライナーの上に、前記バイアを
充填する導電体を含む請求項１５に記載の構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3163098A | 1998-02-27 | 1998-02-27 | |
| US09/031630 | 1998-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312734A true JPH11312734A (ja) | 1999-11-09 |
Family
ID=21860551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3969299A Withdrawn JPH11312734A (ja) | 1998-02-27 | 1999-02-18 | 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH11312734A (ja) |
| KR (1) | KR19990072296A (ja) |
| CN (1) | CN1149654C (ja) |
| SG (1) | SG73615A1 (ja) |
| TW (1) | TW396429B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438458B2 (en) | 1999-01-29 | 2002-08-20 | Canon Kabushiki Kaisha | Substrate conveying system in semiconductor manufacturing apparatus |
| JP2003218198A (ja) * | 2002-01-18 | 2003-07-31 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置の製造装置 |
| JP2004087807A (ja) * | 2002-08-27 | 2004-03-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010153897A (ja) * | 2010-02-22 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| KR100445551B1 (ko) * | 2001-12-21 | 2004-08-25 | 동부전자 주식회사 | 반도체 소자 제조공정의 금속 산화물 제거방법 |
| US7223691B2 (en) * | 2004-10-14 | 2007-05-29 | International Business Machines Corporation | Method of forming low resistance and reliable via in inter-level dielectric interconnect |
| CN101630656B (zh) * | 2008-07-15 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 形成接触孔及双镶嵌结构的方法 |
| US8049327B2 (en) * | 2009-01-05 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via with scalloped sidewalls |
| CN116034460A (zh) * | 2020-08-27 | 2023-04-28 | 朗姆研究公司 | 减材式铜蚀刻 |
-
1999
- 1999-01-26 CN CNB991012887A patent/CN1149654C/zh not_active Expired - Fee Related
- 1999-01-27 KR KR1019990002477A patent/KR19990072296A/ko not_active Application Discontinuation
- 1999-02-01 TW TW88101497A patent/TW396429B/zh not_active IP Right Cessation
- 1999-02-18 JP JP3969299A patent/JPH11312734A/ja not_active Withdrawn
- 1999-02-23 SG SG1999001011A patent/SG73615A1/en unknown
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438458B2 (en) | 1999-01-29 | 2002-08-20 | Canon Kabushiki Kaisha | Substrate conveying system in semiconductor manufacturing apparatus |
| JP2003218198A (ja) * | 2002-01-18 | 2003-07-31 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置の製造装置 |
| KR100770916B1 (ko) * | 2002-01-18 | 2007-10-26 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치 |
| JP2004087807A (ja) * | 2002-08-27 | 2004-03-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010153897A (ja) * | 2010-02-22 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW396429B (en) | 2000-07-01 |
| KR19990072296A (ko) | 1999-09-27 |
| CN1227409A (zh) | 1999-09-01 |
| CN1149654C (zh) | 2004-05-12 |
| SG73615A1 (en) | 2000-06-20 |
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