KR19990072296A - 반도체웨이퍼처리방법및반도체구조체 - Google Patents

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쿠니에드워드씨3세
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코트윌리엄제이
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포만 제프리 엘
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Abstract

본 발명은 반도체 웨이퍼상의 비아내에 구리 원소(elemental copper)를 제공하기 위한 방법에 관한 것으로서, 이 방법은 패터닝된(patterned) 구리를 갖는 웨이퍼를 제공하는 단계와, 절연층을 구리 위에 제공하는 단계와, 절연층내의 비아(via)를 개방시키는 단계와, 환원 분위기(a reducing ambient)에 웨이퍼를 제공하여 비아내에 있는 구리상의 어떤 구리 산화물도 구리 원소로 환원시키는 단계와, 산화 분위기에 웨이퍼를 노출시키지 않으면서 비아내의 구리 원소와 접촉하는 상태로 라이너(a liner layer)층을 부착시키는 단계를 포함한다. 본 방법에 의하면, 통상의 스퍼터링으로 세정한 비아내에서의 구리 스플래싱(splashing) 현상에 대해 염려할 필요가 없어진다. 라이너는 접착 능력 및 구리 확산 방지 능력을 고려하여 선택한다.

Description

반도체 웨이퍼 처리 방법 및 반도체 구조체{METHOD AND STRUCTURE FOR CONTACT TO COPPER METALLIZATION IN AN INSULATING VIA ON A SEMICONDUCTOR}
본 발명은 전반적으로 반도체 구성 요소들상의 구리 도선(copper wiring)에 대한 접촉에 관한 것이다. 특히, 본 발명은 절연체의 구리 오염을 회피하면서 구리 도선과 다음 레벨의 금속화 부재간의 긴밀한 접촉을 제공하기 위한 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 집적 회로 칩(integrated circuit chip)상의 구리 접점 표면으로부터 구리 산화물(copper oxide)을 제거하기 위한 방법에 관한 것이다.
구리 도선은 집적 회로상에서 통상적인 알루미늄 도선(aluminum wire)에 비해 상당히 낮은 저항률을 나타내며, 상당히 높은 처리 속도의 칩이 구현될 수 있게 한다. 칩상의 도선은 절연층에 의해 분리되는 패터닝된(patterned) 금속층으로 제조되며, 절연층은 금속층들간의 선택적인 접속을 가능케 하는 윈도우 또는 비아(window or via)를 갖는다. 그들 비아의 개방시에 구리가 대기중에 노출되면, 그 구리상에 구리 산화물이 형성될 수도 있는데, 이 구리 산화물은 전기적 저항의 원인으로 될 수 있고 심지어는 다음 금속층과의 전기적 접촉을 가로막을 수도 있으므로, 다음 금속층을 부착하기 전에 제거되어야만 한다.
금속 부착전에 구리 산화물을 제거하는데 불화 수소산(hydrofluoric acid)과 같은 습식 에칭제(wet etchants)가 사용되어 왔으며 매우 커다란 효과를 나타내고 있다. 그러나, 구리 산화물이 HF 처리 단계와 후속하는 금속 부착 단계 사이에서 구리 표면상에 상당히 빠르게 재성장될 수 있다.
아르곤 스퍼터 에칭(argon sputter etching) 기법은 알루미늄 금속화 부재를 가진 반도체 칩상의 비아들을 세정함으로써 다음 금속층의 부착을 위해 사용하는 동일 챔버(chamber)내의 알루미늄 산화물을 효과적으로 제거하는데 사용되어 왔다. 이러한 기법은 또한 구리 산화물을 제거하는 데에도 사용되어 왔다. 이러한 기법을 사용하면, 산화물 제거 단계와 부착 공정 단계 사이에서 산화 환경에 대한 노출을 피할 수 있기 때문에, 재산화의 문제(the reoxidation problem)를 피할 수 있다. 그러나, 본원의 발명자들은 후술하는 바와 같이 아르곤 스퍼터링으로 인해 발생하는 문제점으로서 알루미늄에 관해서는 발생하지 않았던, 구리에 관한 문제점을 인식하게 되었다.
따라서, 부가적인 처리 단계 없이 비아 측벽에 대한 구리 스플래싱을 회피하면서도 금속화 부재 층들간에 산화물이 없는 인터페이스(interface)를 제공하기 위한 더욱 양호한 해결책이 요구되는데, 그러한 해결책은 후술하는 본 발명에 의해 제공된다.
본 발명의 목적은 비아(via)내의 산화물(oxide)을 제거하되 구리 금속화 웨이퍼(copper metallized wafer)에 대해 적합한 기법으로서 아르곤 스퍼터 세정(argon sputter cleaning) 기법이 아닌 다른 기법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 비아 측벽(via sidewalls)에 대한 구리 스플래싱(copper splashing) 없이 반도체 칩상의 절연체내에 있는 비아내의 구리 산화물을 제거하기 위한 방법을 제공하는데 있다.
본 발명의 장점은 산화물 제거에 앞서 구리 또는 비아 측벽을 보호하기 위한 처리 단계를 추가하지 않고서도 구리 산화물을 제거할 수 있다는 것이다.
도 1a는 구리 금속 표면으로부터 구리 산화물을 제거하기 위해 스퍼터 에칭을 수행한 후의 구리 금속 도선을 갖는 웨이퍼내의 비아에 대한 단면도로서, 본원의 발명자들이 인식하고 있는 구리 스플래싱 문제점(the problem of copper splashing)을 보여주는 도면,
도 1b는 미국 특허 제 08/858,139 호에 개시되고 있는 구리 스플래싱으로부터 측벽을 보호하기 위한 방법의 단면도,
도 2a 내지 도 2f는 본 발명의 공정 단계들을 도시한 단면도,
도 3a 내지 도 3c는 본 발명의 웨이퍼를 처리하는데 사용되는 챔버(chamber)들의 단면도,
도 4는 본 발명을 포함하는 이중 대머신 구조(a dual damascene structure)의 단면도,
도 5는 본 발명을 포함하는 경사형 비아 구조(a slanted wall via structure)의 단면도.
도면의 주요 부분에 대한 부호의 설명
20 : 반도체 웨이퍼22 : 구리층
24 : 절연층26 : 비아
26' : 측벽28 : 구리 산화물층
30 : 챔버32 : 환원 분위기
50 : 도전체52 : 라이너
54 : 구리60 : 스터드
62 : 도선 채널
본 발명의 이들 및 기타 다른 목적, 특징 및 장점들은 구리 금속화 부재(copper metallization)를 가진 반도체 웨이퍼(semiconductor wafer)를 처리하는 방법으로서, 패터닝된(patterned) 구리층 및 그 위의 절연층을 갖는 웨이퍼를 제공하는 단계와, 절연층 내에 비아(via)를 제공하는 단계 ― 비아내의 노출된 구리상에는 구리 산화물(copper oxide)이 형성될 수도 있음 ― 와, 웨이퍼를 챔버(chamber)내에 제공하는 단계와, 챔버내에 환원 분위기(reducing environment)를 제공하여 구리 산화물을 구리 원소(elemental copper)로 환원시키는 단계와, 웨이퍼를 산화 환경(oxidizing environment)에 노출시키지 않고서 도전체를 상기 비아내에 부착시키는 단계를 포함하는 방법에 의해 달성된다.
본 발명의 다른 실시 태양에 따른 반도체 구조는 패터닝된 구리층과, 이 구리층상의 절연층과, 상기 구리층에 이르는 상기 절연층내의 비아 ― 상기 비아는 절연층으로 형성되는 측벽을 포함함 ― 와, 비아내에 있는 구리층의 구리 원소 표면과 접촉하는 도전성 라이너(conductive liner) ― 도전성 라이너는 측벽상에 코팅(coating)되며, 또한 라이너는 구리 확산에 대한 장벽(barrier)을 제공하여 어떠한 구리도 측벽에 직접 접촉되지 못하게 함 ― 를 포함한다.
본원의 발명자들은 스퍼터 에칭에 의해 각 비아의 측벽상에 구리가 튀겨 도 1a에 도시한 바와 같이 원하지 않는 구리로 비아 측벽이 오염된다는 사실을 인지하였다. 또한, 본원의 발명자들은 보호되지 않은 측벽상에 튀긴 구리가 이후 절연체내로 이동하여 절연체로서의 효율성을 감소시킬 수도 있고 또는 구리가 실리콘층으로 이동하여 게이트 산화물 누설(gate oxide leakage) 현상을 야기하거나 게이트 산화물의 신뢰도(gate oxide reliability)를 감소시키거나 접합 누설(junction leakage) 현상을 야기한다는 사실을 인지하였다.
본원 출원인에게 양도된 게프켄(Geffken)등의 미국 특허 출원 제08/858,139 호는 구리가 튀기는 문제, 즉 구리 스플래터(copper splatter) 문제를 다루고 있는데, 이 특허 출원에서는, 도 1b에 도시한 바와 같이, 비아 저부의 구리 산화물 위에 비아 측벽(6)을 따라 장벽 재료(5)를 제공함으로써 아르곤 스퍼터링 단계(argon sputtering step) 동안 측벽에 대한 구리 스플래시(copper splash) 현상을 방지한다. 장벽 재료(barrier material)(5)는 탄탈륨(tantalum), 탄탈륨 질화물(tantalum nitride), 텅스텐 질화물(tungsten nitride), 텅스텐 실리콘 질화물(tungsten silicon nitride), 탄탈륨 실리콘 질화물(tantalum silicon nitride), 티타늄 실리콘 질화물(titanium silicon nitride) 또는 실리콘 질화물(silicon nitride)일 수 있다. 이 특허 출원의 방법에서는, 비아(6)를 개방한 후 장벽 재료(5)를 부착시킨다. 그 다음, 장벽 재료(5)를 직접 에칭하여 수평 표면으로부터 장벽 재료(5)를 제거한다. 직접 에칭에 의해 장벽 재료 및 구리 산화물이 제거됨으로써 구리 원소 도선에 대한 접점이 노출된다. 또한, 스퍼터 에칭 단계를 수행하여 구리 원소 도선에 대한 접점을 개방시킬 수도 있다. 직접 에칭 또는 스퍼터 에칭 단계 동안, 장벽 재료(5)는 측벽이 튀긴 (splash up) 구리와 접촉하지 못하도록 한다. 그러나, 이러한 방법은 추가적인 부착 및 직접 에칭 단계를 수반하므로 그 방법의 실시 비용이 높아지게 된다.
본 발명은 아르곤 스퍼터링 제거에 의해 스플래터(spatter) 문제를 다루고 있다. 본 발명에서는 구리 산화물을 본래의 구리 표면(a pristine copper surface)으로 화학적으로 환원시키고, 그 다음 환원된 구리를 비아내에 갖는 웨이퍼를 산화 환경에 노출시키지 않는 상태로 다음 금속 부착을 위해 제공한다. 구리를 환원시키는 화학 반응은 아르곤 스퍼터링에서와 같이 절연층의 측벽에 대한 구리 스플래시 현상을 야기할 수 있는 어떠한 기계적인 작용도 관련되지 않는다. 따라서, 환원 단계 동안 측벽 보호층을 제공하기 위한 부가적인 공정 단계가 필요하지 않게 된다. 또한, 재산화(reoxidation) 현상이 없게 되므로, 구리 표면을 보호하기 위한 부가적인 공정 단계가 필요하지 않게 된다.
제 1 단계에서, 도 2a에 도시한 바와 같이, 반도체 웨이퍼(20)와 같은 구리층(22) 및 절연층(24)을 갖는 전자 구성 요소를 마련한다. 절연층(24)은 실리콘 이산화물(silicon dioxide) 또는 중합체(polymer)로 형성된다. 실리콘 이산화물은 CVD 또는 플라즈마 강화 CVD(plasma enhanced CVD)와 같은 방법에 의해 부착된다. 또한, 절연층(24)은 스펀 온 글라스(spun on glass) 또는 유기 중합체(organic polymer)와 같은 스펀 온 및 경화될 수 있는 재료로 형성될 수 있다. 실리콘 이산화물과 같은 절연체는 인(phosphorous) 또는 붕소(boron)와 같은 도펀트 재료를 함유할 수 있다. 중합체는 폴리이미드(polyimide) 및 하이드로겐 실세퀴녹산(hydrogen silsequioxane)과 같은 재료를 포함한다.
그런 다음, 도 2b에 도시한 바와 같이 측벽(26')을 갖는 비아(26)를 표준적인 포토리소그라픽 패터닝(standard photolithographic patterning) 및 에칭(etch), 예를 들어 습식 에칭(a wet etch) 또는 플라즈마 에칭(a plasma etch)을 사용하여 절연층(24)내에 형성한다. 비아(26)는 당해 기술 분야에 잘 알려진 통상적인 단일 또는 이중 대머신 공정(single or dual damascene processes)에 의해 제공되는 상호접속용의 경사형 측벽(tapered sidewalls)이나 스터드(stud) 상호접속용의 수직 측벽을 가질 수 있다. 비아(26)의 형성 후에 노출되는 구리 표면의 산화를 방지하기 위해 특별히 주의할 필요는 없다. 따라서, 비아(26)내의 구리가 노출되는 위치의 구리 도선(22) 상에 얇은 구리 산화물층(28)이 형성될 수 있다.
다음 단계에서는, 도 2c 및 도 3a에 도시한 바와 같이, 웨이퍼(20)를 처리 챔버(processing chamber)(30)내에 제공하여 환원 분위기(reducing environment)(32) 하에 둠으로써, 비아(26)내에 형성될 수도 있는 구리 산화물(28)을 환원시킨다. 구리 산화물(28)은 환원되어 구리 원소 표면(elemental copper surface)(22')을 제공한다.
환원 공정에서, H2, 성형 개스(N2및 H2), NOx, 또는 CO와 같은 환원 개스를 사용하여 구리 산화물(28)을 화학적으로 환원한다. 수소 원자 또는 수소 이온을 사용할 수도 있다. 순수 수소(pure hydrogen)를 약 10T 내지 760T 압력으로 350℃에서 대략 1분 내지 10분 동안 제공하여, 구리 산화물을 환원시켜 구리 원소 표면(22')을 남긴다. 적어도 500T의 높은 압력에서는 그 보다 낮은 압력에 비해 더욱 양호한 효과가 나타났다. 압력을 500T로 하고 시간을 약 4분으로 했을 때 양호한 결과를 얻었다. 환원 반응의 부산물인 수분은 기체화시키고 펌핑(pumping)에 의해 제거했다. 상기한 바와는 달리, H2의 플라즈마를 사용하거나 H2및 캐리어(carrier) 예를 들어 He 또는 Ar의 플라즈마를 사용하여 수소 이온을 제공할 수도 있다.
다음 단계에서, 도 3b에 도시한 바와 같이, 웨이퍼 취급기(wafer handler)(37)를 사용하여 웨이퍼(20)를 챔버(30)로부터 진공 환경(vacuum environment)(36)의 챔버(34)내로 이송시킨다. 그런 다음, 도 3c에 도시한 바와 같이, 웨이퍼(20)를 진공 환경(42)의 처리 챔버(40)내로 이송시켜 구성 요소를 산화 환경에 노출시키지 않으면서 다음 도전체를 스퍼터링에 의해 부착시킨다. 이송을 위해서, 먼저 챔버(30)를 펌핑에 의해 소기시켰다(evacuate). 그런 다음, 웨이퍼(20)를 이송 챔버(34)로 이동시킨 후, mT 압력의 금속 부착을 위해 진공 상태의 챔버(40)로 이송시킨다. 산화 환경에 노출시키지 않으면서 웨이퍼(20)를 한 챔버에서 다른 챔버로 이동시킬 수 있도록, 환원 단계에 사용되는 챔버(30)와 금속 부착 단계에 사용되는 챔버(40)를 연결했다. 물론, 단일 챔버에서의 환원 환경 및 금속 부착 환경을 제공하여 그 단일 챔버에서 환원 단계 및 부착 단계를 순차적으로 수행하는 것도 가능하다.
챔버(40)내에서 도 2d 및 도 2e에 도시한 바와 같이 도전체(50)를 비아(26)내의 구리 원소 표면(22')과 접촉하는 상태로 부착시킨다. 도전체(50)가 다른 구리 도선 레벨인 경우에는, 도전체(50)를 적어도 두 부분, 즉, 얇은 라이너(thin liner)(52) 및 구리(54)로 형성한다. 본원 명세서에 참고로 인용되고 도 2d에 도시된 것으로서 본원의 출원인에게 양도된 랜더스(Landers) 등의 미국 특허 출원 제5,676,587호와 제5,695,810호에 보다 상세히 기술되는 바와 같이, 접착을 위해 또한 구리 확산을 방지하기 위해 선택한 얇은 라이너(52)를 먼저 부착시켜 구리 원소 표면(22')을 코팅하여 측벽(26')이 구리(54)와 접촉하지 못하도록 한다. 일반적으로 1000Å 두께 이하의 얇은 라이너(52)는 Ti/TN 스택(stack)을 형성하기 위해 상호 중첩 배치된 티타늄 및 티타늄 질화물 박막 또는 Ta/TaN 스택 또는 Ta를 형성하기 위한 탄탈늄 및 탄탈늄 질화물 박막을 포함한다. 이러한 라이너를 스퍼터 부착으로서 알려진 물리적 증착(physical vapor deposition)에 의해 부착시키거나, 화학적 증착(chemical vapor deposition)에 의해 부착시켜 더욱 부합적인 코팅(more conformal coating)을 형성한다. 그런 다음, 도 2e에 도시한 바와 같이, 구리(54)를 라이너(52)상에 부착시켜 비아(26)를 충진시킨다.
본 발명은 도전체(54)를 부착시켜 절연층(24) 및 라이너(52)내의 홈(groove)을 충진한 다음에 웨이퍼(20)를 연마(polish)하여 도전체(54) 및 라이너(52)를 절연층(24)의 표면(24')까지 평탄화하는 대머신 기법(damascene technique)을 사용해서 구리층들을 패터닝하는 경우에 특히 유용하다. 또한, 본 발명은 도 4에 도시한 바와 같은 이중 대머신 기법(dual damascene technique)을 사용하여 구리를 패터닝하는 경우에도 유용하다. 이러한 공정은 도 2c의 환원 단계와 도 2d의 라이너 부착 단계 전에 두 마스킹 및 에칭 단계에서 절연층(24)내에 스터드(60)와 도선 채널(62)을 개방하는 것을 제외하고는 도 2a 내지 도 2f의 순서를 따른다.
또한, 본 발명은 도 5에 도시한 바와 같이 비아(26)가 경사형 측벽(slanted sidewalls)(26")을 갖는 점에서 장점이 있다. 이러한 경우에는 미국 특허 출원 제08/858,139호의 방법을 적용할 수 없는데, 그 이유는 직접 에칭 공정(directional etch step)이 경사형 측벽 표면으로부터 라이너(5, 52)를 제거하기 때문이다. 본 발명에 있어서는, 어떠한 직접 에칭 단계도 수행하지 않으므로 라이너(52)가 수평면, 수직면 및 경사면상에 그대로 유지된다. 구리(54)를 부착시킨 후, 패터닝 및 에칭을 행하여 구리 도선(70)이 절연체(24)내의 비아(26")를 통해 도선(22)과 접촉하도록 한다.
이상, 본 발명의 몇몇 실시예들을 그의 변형 실시예와 함께 도면에 도시하고 본원 명세서의 상세한 설명에서 상세히 설명하였지만, 본 발명의 범주로부터 벗어나지 않는 범위내에서 또다른 다양한 변형 실시예가 가능함은 자명한 사실이다. 상세한 설명의 그 어느 것에 의해서도 본 발명을 특허청구범위보다 더 좁게 한정하려는 것은 아니다. 상세한 설명에서 제시한 실시예들은 다른 것을 배제하는 것이 아닌 단지 설명을 위한 것에 불과하다.
본 발명에 의하면, 산화물 제거에 앞서 구리 또는 비아 측벽을 보호하기 위한 처리 단계를 추가하지 않고서도 구리 산화물을 제거할 수 있다.

Claims (28)

  1. 구리 금속화 부재(copper metallization)를 갖는 반도체 웨이퍼를 처리하는 방법에 있어서,
    a) 패터닝된(patterned) 구리층과 그 위에 절연층을 갖는 웨이퍼를 제공하는 단계와,
    b) 상기 절연층내에 비아(via)를 제공하는 단계 ― 상기 비아내의 노출된 구리상에는 구리 산화물이 형성될 수도 있음 ― 와,
    c) 상기 웨이퍼를 챔버(chamber)내에 제공하는 단계와,
    d) 상기 챔버내에 환원 분위기(a reducing environment)를 제공하여 상기 구리 산화물을 구리 원소(elemental copper)로 환원시키는 단계와,
    e) 상기 웨이퍼를 산화(oxidizing) 환경에 노출시키지 않으면서 상기 비아내의 도전체를 부착시키는 단계
    를 포함하는 반도체 웨이퍼 처리 방법.
  2. 제 1 항에 있어서,
    상기 단계(e)의 상기 도전체는 얇은 라이너(thin liner)를 포함하며, 상기 얇은 라이너는 구리 확산에 대한 장벽(barrier to copper diffusion)을 제공하기 위한 것인 반도체 웨이퍼 처리 방법.
  3. 제 2 항에 있어서,
    상기 얇은 라이너는 상기 비아의 측벽을 따라 부착되는 반도체 웨이퍼 처리 방법.
  4. 제 3 항에 있어서,
    상기 얇은 라이너는 탄탈륨(tantalum), 탄탈륨 질화물(tantalum nitride), 티타늄(titanium), 티타늄 질화물(titanium nitride), 탄탈륨 실리콘 질화물(tantalum silicon nitride) 및 텅스텐 질화물(tungsten nitride) 중의 하나를 포함하는 반도체 웨이퍼 처리 방법.
  5. 제 2 항에 있어서,
    상기 얇은 라이너는 상기 구리 원소상에 부착되는 반도체 웨이퍼 처리 방법.
  6. 제 2 항에 있어서,
    상기 라이너상에 도전체를 부착시켜 상기 비아를 충진(fill)하는 단계를 더 포함하는 반도체 웨이퍼 처리 방법.
  7. 제 6 항에 있어서,
    상기 도전체를 연마(polish)하되 상기 절연체상에서 정지하는 연마 단계를 더 포함하는 반도체 웨이퍼 처리 방법.
  8. 제 2 항에 있어서,
    상기 도전체는 구리를 포함하는 반도체 웨이퍼 처리 방법.
  9. 제 1 항에 있어서,
    상기 단계(a)의 상기 절연층은 실리콘 이산화물(silicon dioxide)을 포함하는 반도체 웨이퍼 처리 방법.
  10. 제 1 항에 있어서,
    상기 단계(a)의 상기 절연층은 중합체(polymer)를 포함하는 반도체 웨이퍼 처리 방법.
  11. 제 10 항에 있어서,
    상기 중합체는 폴리이미드(polyimide)를 포함하는 반도체 웨이퍼 처리 방법.
  12. 제 1 항에 있어서,
    상기 단계(d)의 상기 환원 분위기는 수소를 포함하는 반도체 웨이퍼 처리 방법.
  13. 제 1 항에 있어서,
    상기 단계(d)의 환원 분위기는 수소 이온을 포함하는 반도체 웨이퍼 처리 방법.
  14. 제 1 항에 있어서,
    상기 단계(d)의 환원 분위기는 탄소 일산화물(carbon monoxide)을 포함하는 반도체 웨이퍼 처리 방법.
  15. 제 1 항에 있어서,
    상기 단계(d)의 환원 분위기는 NOx를 포함하는 반도체 웨이퍼 처리 방법.
  16. 제 1 항에 있어서,
    상기 부착 단계(e)는 상기 단계(c)의 상기 챔버내에서 수행되는 반도체 웨이퍼 처리 방법.
  17. 제 1 항에 있어서,
    상기 부착 단계(e)는 제 2 챔버내에서 수행되는 반도체 웨이퍼 처리 방법.
  18. 제 1 항에 있어서,
    상기 부착 단계(e)는 상기 웨이퍼가 상기 단계(c)의 상기 챔버로부터 이송 챔버(transport chamber)를 통해 상기 제 2 챔버로 이동된 후 수행되는 반도체 웨이퍼 처리 방법.
  19. 반도체 구조체에 있어서,
    패터닝된 구리층과,
    상기 구리층상의 절연층과,
    상기 구리층에 이르는 상기 절연층내의 비아 ― 이 비아는 상기 절연층으로 형성된 측벽을 포함함 ― 와,
    상기 비아내에 있는 상기 구리층의 구리 원소 표면을 코팅(coating)하는 도전성 라이너(conductive liner) ― 이 도전성 라이너는 상기 측벽을 또한 코팅하며, 상기 라이너는 구리 확산에 대한 장벽(barrier)을 제공하여 어떠한 구리도 상기 측벽에 직접 접촉되지 못하게 함 ―
    를 포함하는 반도체 구조체.
  20. 제 19 항에 있어서,
    상기 얇은 라이너는 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 탄탈륨 실리콘 질화물 및 텅스텐 질화물 중의 하나를 포함하는 반도체 구조체.
  21. 제 19 항에 있어서,
    상기 비아를 충진하는 상기 라이너상의 도전체를 더 포함하는 반도체 구조체.
  22. 제 21 항에 있어서,
    상기 도전체는 상기 절연층과 평면을 이루는 반도체 구조체.
  23. 제 19 항에 있어서,
    상기 절연층은 실리콘 이산화물을 포함하는 반도체 구조체.
  24. 제 19 항에 있어서,
    상기 절연층은 중합체를 포함하는 반도체 구조체.
  25. 제 24 항에 있어서,
    상기 중합체는 폴리이미드를 포함하는 반도체 구조체.
  26. 제 19 항에 있어서,
    상기 비아는 경사형 측벽(slanted sidewalls)을 포함하는 반도체 구조체.
  27. 제 19 항에 있어서,
    상기 비아는 수직 측벽을 포함하는 반도체 구조체.
  28. 제 27 항에 있어서,
    상기 비아는 수직 측벽 및 수평 측벽을 포함하는 반도체 구조체.
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