KR100219061B1 - 반도체 장치의 금속배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 기 형성된 제1층간절연막의 소정 부위를 선택적 식각하여 콘택 홀을 형성하는 단계; 수소를 플로우시키면서 구리를 함유한 금속막을 전체구조 상부에 형성하는 단계; 상기 금속막을 에치백하는 단계; 전체구조 상부에 제2층간절연막을 형성하고, 그 소정부위를 선택적 식각하여 비아 홀을 형성하는 단계; 상기 비아 홀에 의하여 노출된 상기 금속막 상의 오염을 제거하기 위하여 HF가 포함된 용액을 사용하여 세정하는 단계; 및 전체구조 상부에 전도막을 형성하는 단계를 포함하여 이루어지며, 배선용 금속막의 화학기상증착 분위기를 조절하여 단차 피복성을 개선하고, 불순물에 의한 금속막의 오염을 방지하는 효과가 있으며, 이에따라 반도체 장치의 신뢰도 및 제조 공정 상의 수율 향상을 기대할 수 있다.

Description

반도체 장치의 금속배선 형성 방법
제1a도 내지 제1d도는 본 발명의 일실시예에 따른 반도체 장치의 금속배선 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 층간산화막
13 : 콘택 홀 14 : Ti/TiN막
15 : 구리 함유 금속막 16 : 금속층간산화막
17 : 상부 금속막
본 발명은 반도체 소자 제조 공정중 금속배선 형성 방법에 관한 것이다.
반도체 장치의 고집적화를 위한 스케일링 다운(Scaling Down)이 가속되면서 DLM(Double Layer Metal)을 비롯한 다층 금속배선 공졍에서 상· 하 금속배선간의 연결을 위한 비아 홀 또는 반도체 기판과 금속막 간의 연결을 위한 콘택 홀의 에스펙트 비(Aspect Ratio)가 그 만큼 증가하고 있어, 비아 홀 또는 콘택 홀에 금속막을 갭 필링(Gap Fi1ling)하기가 점차 어려워지고 있다. 즉, 금속층의 단차 피복성이 나빠지고 있으며, 그에 따라 하부 전도층과 금속간의 접촉 불량으로 소자의 특성을 저하시키게 된다. 또한, 플러그 형성을 위한 금속막의 에치백시 화학적 기계적 폴리싱(CMP)을 사용하고 있는데, 이때 금속 표면에 불순물이 다량 발생하고, 자연 산화막 발생의 우려가 있어 금속막의 특성을 저하시키는 문제점이 있었다. 또한, 이러한 문제점을 해결하기 의하여 금속막 표면을 건식 방법으로 식각하는데, 자연 산화막은 제거할 수 있지만 건식 식각으로 인하여 금속막 표면에 손상을 입히게 된다.
따라서, 본 발명은 배선용 금속막의 조성 및 화학기상증착 분위기를 조절하여 단차 피복성을 개선하고, 불순물에 의한 금속막의 오염을 방지하는 반도체 장치의 금속배선 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 기 형성된 제1층간절연막의 소정 부위를 선택적 식각하여 콘택 홀을 형성하는 단계; 수소를 플로우시키면서 구리를 함유한 금속막을 전체구조 상부에 형성하는 단계; 상기 금속막을 에치백하는 단계; 전체구조 상부에 제2층간절연막을 형성하고, 그 소정부위를 선택적 식각하여 비아 홀을 형성하는 단계; 상기 비아 홀에 의하여 노출된 상기 금속막 상의 오염을 제거하기 위하여 HF가 포함된 용액을 사용하여 세정하는 단계; 및 전체구조 상부에 전도막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1a도 내지 제1d도는 본 발명의 일실시예에 따른 금속배선 형성 공정도이다.
먼저, 제1a도는 실리콘 기판(11)의 소정부위가 노출되도록 층간산화막(12)을 선택적 식각하여 콘택 홀(13)을 형성한 상태이다.
이어서, 제1b도는 장벽 금속인 Ti/TiN막(14)을 전체구조 표면을 따라 1000Å 정도 형성하고 전도성 및 일렉트로마이그레이션(ElectroMigration)과 같은 금속의 특성을 개선하기 위해 화학기상증착(CVD)으로 구리 함유 금속막(A1-Cu-0.5%Si)(15)을 증착한 상태로서, 구리 함유 금속막(15)은 수소(H2) 가스를 플로우시켜 200∼400mTorr의 압력과 200∼400℃의 온도 분위기에서 증착된다. 이때, 수소를 플로우시킴으로써 Cu와 H+가 반응하게 하여 단차 피복성을; 개선시킨다.
이어서, 제1c도는 상기 구리 함유 금속막(15)을 상기 층간산화막(12) 표면이 노출될 때까지 화학적 기계적 폴리싱하여 콘택 홀(13)에 갭 필링이 이루어지도록 한다.
다음으로, 제1d도에 도시된 바와 같이 전체구조 상부에 금속층간산화막(16)을 형성하고, 이를 선택적 식각하여 비아 홀을 형성한 다음, 구리 함유 금속막(15) 표면에 잔류하는 불순물 및 자연 산화막을 희석된 HF 용액에서 세정한다. 이때, 세정액은 탈이온수와 HF 용액의 비가 100 : 1 정도인 희석 용액을 사용하며, 세정시간은 5분 내지 10분 동안 실시한다. 이후, 상부 금속막(17)을 증착한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 배선용 금속막의 화학기상증착 분위기를 조절하여 단차 피복성을 개선하고, 불순물에 의한 금속막의 오염을 방지하는 효과가 있으며, 이에따라 반도체 장치의 신뢰도 및 제조 공정 상의 수율 향상을 기대할 수 있다.

Claims (5)

  1. 반도체 기판상에 기 형성된 제1층간절연막의 소정 부위를 선택적 식각하여 콘택 홀을 형성하는 단계; 수소를 플로우시키면서 구리를 함유한 금속막을 전체구조 상부에 형성하는 단계; 상기 금속막을 에치백하는 단계; 전체구조 상부에 제2층간절연막을 형성하고, 그 소정부위를 선택적 식각하여 비아 홀을 형성하는 단계; 상기 비아 홀에 의하여 노출된 상기 금속막 상의 오염을 제거하기 위하여 HF가 포함된 용액을 사용하여 세정하는 단계; 및 전체구조 상부에 전도막을 형성하는 단계를 포함하여 이루어진 반도체 장치의 금속배선 형성 방법.
  2. 제1항에 있어서; 상기 금속막은 A1-Cu-0.5%Si인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  3. 제1항 또는 제2항에 있어서; 상기 금속막은 200∼400mTorr의 압력과 200∼400℃ 온도 분위기에서 증착되는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  4. 제1항 또는 제2항에 있어서; 상기 에치백하는 단계는 화학적 기계적 폴리싱을 수행하여 이루어지 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  5. 제1항 또는 제2항에 있어서; 상기 세정하는 단계는 탈이온수와 HF 용액의 비가 100 : 1인 용액에 5∼10분 동안 처리하는 단계인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
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